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1、5.1 数字信号的特征l在探讨各种基本的门电路之前，先介绍一下数字集成电路中数字信号的特性。l 数字电路所耍处理的信息是逻辑变量，它有0和1两种状态。当输人或输出电平为低即为VL时，对应于0逻辑状态，当电平为高即为VH时，则对应于1逻辑状态。志向的数字信号波形示于图5.15.1 数字信号的特征l但事实上，在数字电路中的波形都存在一个正升过程和下降过程，而且对于全部的电路，当输人电压发生变更时，输出电压总是须要一段时间后才会响应。图5-2表示了反相器的逻辑符号、输入电压和输出电压的波形。从图中可以看出，当输入电压从高电平变更到低电平常，输出电平要经过一个上升时间才能达到稳定的高电平；同样，当输入
2、从低电平变更到高电平常，输出电乎要经过一个下降时间才能达到稳定的低电平。我们把电平从稳定状态高电平的10转变到高电平90时所需的时间定义为上升时间tLH；反之把电平从高电平的90转变到高电平的10时所需的时间定义为下降时间tHL。5.1 数字信号的特征l另外一个重要参数称为传播延迟tp它被定义为当输入电平和输出电平各达到总电平的50时两者之间的时间差。对于输出电平的上升阶段，传播延迟tp记为tp,LH，对于输出电平的下降阶段tp记为tp,HL通常上升边的参数与下降边的不相等。l另一个影响电路响应时间的重要因素是电路的负载状况。通常一个门电路的输出连接下一级门电路的输入，如图5-3所示。我们把连
3、接有多少个下一级的输入端数目称为期出数F(fan-out)。当F增加时，门电路的负载就加重，因而造成响应时间加长。5.1 数字信号的特征l在数字电路中常有一时钟信号来限制各个门电路的工作。一般希望电路的上作频率越高越好，但是当工作频率增大到确定时，必需考虑各个门电路是否有足够的时间完成响应。假如来不及响应，就会导致信息传播过程中发生错误。l如图5-4所示，当时钟频率较低时，电路能平安牢靠地运行。当时钟频率接近于最大工作频率时，信号仍能正常地作出响应，即信号仍能达到规定的高电平和低电平。但当时钟频率超过最大工作频率时，响应信号就发生畸变，即响应信号在未达到规定的高电平常就起先下降，而下降时也不能
4、达到规定的低电平。5.1 数字信号的特征5.2 电路的主要性能 l电路的性能包括很多方面，但最重要的是速度、功耗和所占硅片的面积。l1速度l速度是指电路能够牢靠工作时的最大频率。一个反相器的最大工作频率可近似表达l电路的速度越高，则电路在每秒内可以处理的数据量就越大。l 一个数字电路中会有成千上万个电路单元，面每个电路单元由于其功能和设计的不同，它们的响应时间会有差异，因此最高时钟频率取决于响应最慢的电路单元或者最慢的通路(path)。l 在电路设计中，最重要的任务之一是找出哪一个单元或者哪一条通路的响应时间最长，并且设法缩短它的响应时间以提高整个电路的工作速度。5.2 电路的主要性能l 2功
5、耗l全部的电路都须要有直流电源供电，从电源中获得的能量在电路中将以热的形式耗散掉。由于硅材料的性质确定了晶体管的性能会随温度有明显的变更，因而通常电路的PN结温度不能超过200、(一般商用电路，其最高工作温度规定为65或75)，这样就对电路的总功耗有一限制。l 电路的功耗有两种成分，一种是静态功耗，另一种是动态功耗。静态功耗取决于电路处于稳定的逻辑状态时的电流，动态功耗则取决于在逻辑状态发生变更的过程中额外的那部分沟通电流。l 由于电路中器件数目增加时。电路的功耗会随着加大路中每一器件的功耗必需设法设计得越小越好。5.2 电路的主要性能l 3芯片面积l 电路的物理版图尺寸将确定芯片面积的大小。
6、芯片尺寸不仅影响成本，还会受到管壳容积的限制、出此尽可能接受最小的工艺尺寸来减小芯片而积。但是我们从下面的探讨中可以看到，电路单元的物理尺寸还取决于电路设计方法。l 一般来讲，要同时做到速度快、功耗低和面积小是很困难的，通常要做一些折衷，例如为了达到更快的速度，电路的功耗就只能大一些。5.3 双极晶体管的开关特性 l共放射极双极型晶体管可作为开关，它的电路如图5-5(a)，其近似的大信号模型如图5-5(b)，传输特性(即输入与输山的关系)见图5-5(c)。5.3 双极晶体管的开关特性l当输入电压VIN小于300 mV时，晶体管处于关断状态，收集极电流可以忽视，RL上没有电压降，因而输出电压VO
7、UT=VCC。而当输入电压VIN升到0.6 V时，收集极电流快速上升，这时晶体管处于导通状态，输出电压快速下降。在这一电压范围内，基极电流(为 )也同样快速增大。为了防止基极电流过大，最大的直流电压必需限制在0.7V左右。l可以用图5-6来分析晶体管的开关特性，图中把负载线(其斜率为1/RL)同时画在晶体管的 曲线上，它比图5-5(b)的简洁模型有受精确的传输特性，而且可以看出晶体管只有饱和特性。即当VIN增加时，工作点从P点移到Q点，Q点的VCE值就固定在收集极饱和电压Vsat上，如再增加VIN，Vsat也不再变更。Vsat的典型值约为200 mV。5.4饱和型与非饱和型双极型数字集成电路l
8、双极型的数字集成电路可以分成两类：饱和型与非饱和型。典型的饱和型双极集成电路为晶体管一晶体管逻辑(TTL)，非饱和型的是放射极耦合逻辑(ECL)。它们的区分在于电路工作时双极型晶体管是否饱和。l 当晶体管饱和时(处在图5-6的Q点时)，基极放射极电压VBE变得比收集极放射极电压VCE还大。对于NPN结构晶体管来说，两个PN结都成为正向偏置，且基极端变为最正端。由于放射结和收集结都向基区注入电子，正常的晶体管效应消逝，收集极电流被限制在对应的Q点，而不再受基极电流或电压的限制。5.4饱和型与非饱和型双极型数字集成电路l 将晶体管驱动在饱和状态的一个优点是，饱和时的收集极电流与双极型晶体管本身的特
9、性无关。不再受晶体管参数的制造容差特殊是值容差 的影响。但它的缺点是晶体管的关断速度慢。出为饱和时两个结都注入电子到基区，因而基区中的电子浓度比正常状况下要人很多。要将存储在基区中的电了都移走须要时间，这一时间称储存时间(storage time)。因而对于处在饱和状态的电路，其关断时间就固有地要长。l非饱型电电路的储存时间短。因而常用于高速双极型集成电路，但对制造容差特殊是 值容差提出了较高的要求。5.5 晶体管-晶体管逻辑(TTL)门 晶体管-晶体管逻辑TTL(transistor-transistor-logic)门是双极型数字电路中一种最常见的标难产品。其2输入端TTL与非(NAND)
10、门电路图及其逻辑符号见图5-7。它包括两个晶体管T1和T2。T1有两个N+放射区，但共有一个P型基区。T2是一个开关，当它处于OFF时，输出端等效为逻辑1，当处于ON时，T2上的VCE为Vsat。输出端电压等效为逻辑0。输入端A和B通常连接到前级门的输出端，因此它们是通过前级的R2与VCC相连。或在前级门T2管导通时与地相连。5.5.1TTL与非门 5.5.1TTL与非门l首先分析当B端处于逻辑1时，A端的变更和输出端状态之间的关系。l 若A端也为逻辑1状态，电流就流过R1、T1的基极-收集极结以及T2的基极-放射极结，如图5-8(a)。T1的收集极在这种条件下就犹如放射极，而A端的放射极就犹
11、如收集极。因T1处于饱和状态，流过A端的电流取决于前级的R2值。A端的输人电压就是T1电压Vsat，与T2的基极-放射极电压之和，它近似等于(0.2+0.6)V。当T2导通时，电流流过R2，因而输出VOUT逻辑0状态。l 当A端改为逻辑0状态时，电流的流向如图5-8(b)。在这种条件下，A端的电压无法使电流流过T1的基极收集极结和T2的基极放射极结，因而T2处于关断状态。T1的基极电流转而通过A和S1到地，同时通过S1到地的电流还有从R2到地的电流。由于T2被关断，因而输出处VOUT上升为逻辑1。5.5.1TTL与非门l假如考虑B端处于逻辑0状态，那么T1基极电流会经B流到地。无论A端处于l或
12、处于0状态，T2都处于关断，因而输出电压为逻辑l状态。l这一电路实现了与非功能，即A和B端任一个处于逻辑0或两者都处于逻辑0时，输出为逻辑1；只有在A端和B端部为逻辑1时，输出才为逻辑0。其逻辑表达式为，真值表见表5-1。5.5.2 TTL或非门 lTTL的2输入端或非(NOR)门电路图及其逻辑符号见图5-9。它由两个反相器T1和T2并联起来而构成，实现了或非功能，即 。其真值表见表5-2。5.5.3 TTL与或非门 l如把AND门和NOR门组合起来可以构成TTL与或非(AND-ORNOT)门，如图5-10所示l TTL逻辑门除了以上描述的基本结构外，还可以有很多种变异方案。例如，可以用二极管
13、来替代R2，或者在电路中添加二极管等。l以上电路都用于芯片内部级，对于输出级则要接受推挽式TTL驱动电路。5.6 肖特基晶体管晶体管逻辑门 l如前所述，在双极型数字集成电路中，要取得较高的开关速度就要防止晶体管处于饱和状态。有种电路称为肖特基晶体管晶体管逻辑STTL(Schottky TTL)电路。它是在TTL门的PN晶体管的基极与收集极之间加上1个肖持基二极管，称为肖特基箝位晶体管。图5-11是肖特基符位晶体管符号和STTL与非门的电路图。l肖特基二极管的I-V特性类似于通常的PN结，但它的电流Is比起具有同样面积的PN结要大几个数量级，而且其正向压降公0.35V左右，比通常PN结的0.6V
14、要小。l一般晶体管深饱和时，其基极收集极结成为正向，其正向电压约为0.6V。加上肖特基二极管D后。晶体管虽然仍处于饱和但基极收集极的正向压降会下降到0.35V左右，晶体管就不再进入深饱和，因而可以称这种Schottky TTL门为抗饱和型逻辑门。其改进型为STL。STTL和STL门的开关速度都比TTL门要快得多。5.6 肖特基晶体管晶体管逻辑门5.7 放射极耦合逻辑(ECL)门 l真正可以防止晶体管进入饱和状态的电路称为放射极锅合逻辑ECL(emitter coupled logic)电路。它是基于差分放大的原理，其电路图示于图5-12。5.7 放射极耦合逻辑(ECL)门l在此电路中，由于CC
15、E为桓流元件，它可以是一个晶体管或者一个高阻值的电阻。假如VA和VB相等，且电路具有相当好的对称性，则IO在两个支路中的分电流相等，因而VP和VQ也相等。但当VAVP时，左支路中的电流将上升，而右边支路中的电流则下降，因而使VQ增加VP下降。当 (近似为100 mV)时，则全部电流将流过左支路，因而 ，而 ；反之当 时，全部的电流将流过右支路，使 ，因而 。定义输出为 时为逻辑1，输出为 时为逻辑0，因而只要加在两个输入端的电压差确定值大于等于100 mV时，就可使输出端的逻辑电平变为0或1。图5-12双极型差分放大电路的传输特性见图5-13。5.7.2ECL或非门 l2输入端ECL或非门的原
16、理图见图5-14。从图中可以看出它接受RS作为恒流元件，流经RS的电流为Io。通常也可用一个晶体管来代替RS。右支路上有一晶体管，其基极有固定的直流电压VREF，左支路有两个并联的晶体管，其基极端分别为A和B。假如A端和B端都为低电平(即逻辑0)，则几乎全部的Io电流都流过T3，在RL上几乎没有电压降，因而输出F是高电平(即逻辑1)。假如A端或B端，或A、B端都为高电平常，则电流转向左支路，输出F变为低电平(即逻辑0)，因而F实现了或非(NOR)功能，即 ，其真值表与表5-2同。5.7.2ECL或非门l通常ECL电路还给出一相反的输出端，它实现A和R的或功能，即。一个完整的ECL.NOR门电路
17、见图5-15。从图中可以看出，在输出端F和都加上一低阻抗的放射极跟随电路，使其能驱动较大的负载；此外，所加的电源通常为0和-VSS。l虽然ECL电路的升关速度特殊快，但它须要保持确定的IO和IREF值，因而有较大的功耗，通常为几百微安每门。5.8 NMOS门电路 l早期的MOS集成电路只接受P沟MOS管，因为它简洁制造，但N沟MOS管的电子迁移率比空穴迁移率高，因而有较好的性能，所以PMOS集成电路巳渐渐被淘汰。l 虽然现在广泛地接受CMOS电路，但NMOS电路仍有其优点。特殊在动态电路方面，其性能还可与CMOS电路相比，因而仍被某些电路所接受。5.8.1NMOS反相器 l在NMOS反相器中，
18、驱动管(或称下拉管)接受增加型N沟MOS晶体管，其负载管则接受耗尽型NMOS管，所以也称为ED型MOS电路。耗尽型NMOS管与增加型NMOS管的特性特别类似，只是它的开启电压VTD是负的，所以即使VGS=0，它仍是导通状态。它主要用作电阻(为非线性电阻)，为此将其栅极与源极相接，即VGS=0，这时它的两端特性见图5-16，其饱和电流为这里的 为耗尽型MOS管的增益因子。参考书上（2.76，2.77）5.8 NMOS门电路 lNMOS反相器的电路图见图517(a)。负载线图见图517(b)。l 从图517(b)可以看出，对某一输入电压VIN，下拉管和负载线的交点在P点，这确定了输出电压为VOUT
19、。当VIN为零时，驱动管处于关断状态，因而输出电压就成为VDD(逻辑1)。但当VIN为高电平(逻辑1)时，驱动管与负载管都导通，这时输出电压并不为零，而是VLOUT对应逻辑0）。这种状况下电路犹如一分压器，因而VOUTVDD，VDD取决于两个管于有效电阻的比值。在设计反相器时，应设法使VLOUT足够的低，以便正确地将逻辑状态传递到下一级。5.8 NMOS门电路5.8 NMOS门电路 l从图5-17(b)也可以看出，在工作点Q处，驱动管处于线性区。它的电流为驱动管的电流应等于耗尽管的饱和电流，即因而参考书上（2.76，2.77）5.8 NMOS门电路 l如设 带入上式得 将 带入上式，设两管的
20、相等，则有因耗尽管的迁移率 要比增加管的 小，可取 ，且设两管的沟道长度相等，则有5.8 NMOS门电路 l因此如取耗尽管的沟道宽度WD=2.5um，则增加管耗尽管的沟道宽度WN必需取8.9um，才能保证得到所需的VLOUT值。l NMOS反相器的速度取决于对负载电容CL的充放电时间，但一般而言，充电时间要比放电时间长，因为负载管的值 要比下拉管的值 小。这种充放电时间的不对称性会导致门NMOS电路中存在竞争冒险问题。5.8 NMOS门电路 l图5-11(c)和(d)分别为NMOS反相器的传输特性和电流特性。图5-17(e)为NMOS反相器的版图图形。图中下部为增加型N沟NMOS晶体管。上部为
21、耗尽型N沟MOS晶体管，其栅极(多晶硅栅)与源极相接，这是通过多晶硅与硅片上源区接触孔完成的。另外在耗尽型N沟MOS管栅极的四周有一离子注入区(图中用虚线表示)，在此区内实行耗尽注入(通常接受砷)而得到N型耗尽沟道。5.8 NMOS门电路5.8.2NMOS与非门 l2输入端NMOS与非(NAND)门电路图见团5-18。它是在基本反相器中增加一串联的驱动管。由于两管相串联，其等效的阻抗值增加，为了使总电流与只有一个驱动管时的电流相同，必需将两个管子的沟道宽度(channel width)加倍。现分析如下。l 当两个N沟MOS管相串联，两管的开启电压相同，并且它们的栅极电位相等且均处于非饱和时，可
22、以等效于一个N沟MOS管，这示于图5-19。具体等效的 求法如下。5.8.2NMOS与非门l因N沟管处在非饱和区，有l上式可以改写为l因为 所以可以求得l因而于是5.8.2NMOS与非门l当M1处于饱和，M 2处于非饱和时，同样可以得到式(5-10)。这说明两管串联后，导电因子下降50，依据导电因子的公式l 可以看出在相同的工艺和沟道长度的条件下，只有将W加倍才能保证电流值不变。这时假如有多个输入，与非门的面积就会特殊大，这是我们所不希望的，因而在NMOS集成电路中倾向于接受或非门。5.8.3NMOS或非门 l2输入端NMOS或非(NOR)门电路图示于图5-20。或非门电路是在基本反相器中并联
23、一增加型的驱动管，并联后(如图5-21所示)等效的阻抗值会减小。对图5-21分析可得到 ，即并联后流经或非门的电流增大。因而对2输入或非门，每一驱动管的W不必加倍，可仍维持原值，甚至可缩小。5.8.3NMOS或非门l对于静态NMOS电路来讲，最大的问题在于输出为逻辑0状态时，静态功耗电路中始终有直流电流，如图5-17(d)所示。因而与将要探讨的CMOS电路相比，NMOS电路的静态功耗较大；但它的电路结构相对简洁，对每一个逻辑输入来讲只有一个晶体管开或关这样门的输入电容减小，面积也相对较小，所以它在高速电路中仍旧具有吸引力。l 为厂降低功耗，已有多种NMOS的动态电路方案，在这类动态电路中通常用
24、时钟限制设法使驱动管和负载管交替导通。在此术再一一探讨。5.8.4NMOS通导管 l NMOS通导管(Pass transistor)示于图5-22。将N沟晶体管的一端接VIN(等于VDD)，另一端接负载电容CL，这时MOS管就用作通导，称为通导管。5.8.4NMOS通导管 l假设负载电容CL初始已被完全放电。现如在t=0时，栅极上：加一阶梯电压VG(如图5-22(a)所示)，它等于VDD(逻辑1)。由于MOS管本身是对称的，因此首先要确定MOS管的漏端和源端。而管子的漏端和源端的确定取决于所加电位的凹凸。在充电时，比照图，可确定左端为漏端(D)，而右端为源端(S)，因为晶体管的两端电压中左端
25、较高。当t0时，IDS将流过晶体管对CL充电，输出电压VOUT渐渐上升，如图5-22(b)所示。随着CL充电，VGS下降。当VGS下降到阈值电压VTN时，MOS管截止，VOUT则达到VDD-VTN，这是通导管可以传递的最大电压。这时的输出电压相对于栅电压有一阈值电压的压落，这对于通过通导管传递数字信号时有重要影响，因为连有通导管的电路必需设计成能接受比逻辑1稍低的电平。5.8.4NMOS通导管 l在t=0时，加在VG和VIN上的电压都等于VDD，因此流过晶体管的电流就是VGS=VDD时的饱和电流IO。当t0，随着VS的上升，VGS下降，但VDS仍保持等于VGS。因而在I-V特性曲线上，VDS=
26、VGS时的轨迹如图5-23(a)，其电流变更曲线示于图5-23(b)。5.8.4NMOS通导管 lCL通过N沟通导管放电时的状况如图5-24。这时假设CL已被充电到VDD-VTN电平，随后输人端接地。同样栅电压加一阶梯波，在t=0时，VG=VDD，这时左端为源端而右端为漏端。当CL放电时。由于VGS维持为一常压即VDD。因而VOUT可以下降至零这表示在放电状况时不存在电压落差。放电时的电路图示于图5-24(a)，输出电压VOUT和流经管于的电流IDS的变更分别见图5-24(b)和(c)。5.8.4NMOS通导管lP沟MOS管同样可以用作通导管。但它的电压传输持件与N沟MOS管不同、因此在充电时
27、，输出电压完全可以达到VDD，们在放电时，则在CL上仍剩留一电压。通过P沟MOS管充放电时的电流变更如图5-25。读者可以自行对P沟通导管作出分析。5.9 CMOS门电路 lCMOS电路称为互补型(complementary)金属氧化物半导体电路，它同时利用P沟MOS管和N沟MOSs管，具有功耗低和集成度高的优点，因而己被广泛应用于各种场合。CMOS电路具有P阱、N阱和双阱等工艺结构。5.9.1CMOS反相器l1CMOS反相器的工作原理反相器的工作原理l 最基本的CMOS反相器的电路图示于图5-29(a)，它由一N沟MOS管和一P沟MOS管组成。P沟管称为上拉管，N沟管称为下拉管，两管的栅极相
28、连并接VIN，VOUT则从两管的同漏端引出。输入电压VIN可以为0-VDD之间的任何值，但典型值是5V。5.9.1CMOS反相器l 对全部的CMOS电路，必需首先确定管子的漏端和源端。对于N沟MOS管，漏端是两端电位较正者；对于P沟MOS管，漏端是两端中电位较负的。依据这一规则，图5-29(a)标出了相应的符号。l 当VIN=0时，N沟MOS管的VGS=0，因而它截止，然而对于P沟MOS管来说，由于源端处于+VDD，因而栅极相对于源端为-VDD，所以P沟MOS管是导通状态，输出节点等效于干脆连在地上，因此VOUT=VDD。l 当VINVDD时，状况则相反。N沟MOS管的栅极电压为+VDD，因而
29、N沟MOS管导通；而P沟MOS管的栅和源端都处于VDD，使VGS=0，因而P沟MOS管截止。输出点通过N沟MOS管连接到地，所以VOUT=0。可以看出，在稳态时治出电压总是与输入电压相反，即具有逻辑反相功能。5.9.1CMOS反相器lCMOS电路的主要优点之一就是在稳态时电路不从电明取出电流，因而它的静态功耗为零。但在转换过程中，即输出电压从 或 时，有一短时间内P沟和N沟MOS管都处于导通状态，这时有IDD流过反相器，如图5-29(b)所示，其最大电流值为IDD，max从图5-29(c)的转移特性可以看出，当VIN约为12VDD时，输出电压快速变更。我们把VINl2VOUT点处的电压Vt称为
30、转移电压(transition voltage)或称门限电压。5.9.1CMOS反相器l 假如 且 就认为反相器具有电学对称性。这时Vt=VDD/2。l 由于l且 ，因而有l假如有 ，则5.9.1CMOS反相器l这说明为了使反相器在电学上对称，P沟MOS管的沟宽应是N沟MOS管的沟宽的2.5倍即P沟MOS管必需相应地加宽，以补偿较低的空穴迁移率来获得与N沟管相同的导电特性。lCMOS反相器具有很好的直流特性。当输入电压在0至Vt之间时，输出电压始终为VDD，而当输入电压在VDD-Vt与VDD之间时，输出电压则维持为零。这可有效防止噪声的干扰，当然噪声的电平应低于上述输入电压范围。l图5-29(
31、d)为CMOS反相器的版图图形。此CMOS反相器接受双阱工艺，图中下部为P阱，上部为N阱。N沟MOS管制作在P阱中，P沟MOS管制作在N阱中(参阅342小节的探讨)。为了保证反相器正常工作，P阱通过P+区接触孔接到负电源(VSS)，而N阱通过N+区接触孔接到正电源VDD，因此版图中方上下两个选择区以形成N+区P+区。5.9.1CMOS反相器5.9.1CMOS反相器l对于MOS晶体管来讲，当加上栅电压时沟道会很快形成，因而其响应速度主要取决于电路中电容无放电的快慢。MOS晶体管所具有的电容如图5-30所示。图中，CGS为栅极与沟道之间的平板电容。CS。sub和CD。sub为源和漏对衬底(或对阱)
32、的PN结电容。当沟长为LN沟宽为WN时，CGS=COXLNWN小，其中COX为单位面积栅电容。5.9.1CMOS反相器l 在CMOS反相器中，由于N管和P管的源极都接在固定电位上(即VDD和地电压)，所以源-衬底电容是不重要的。在输出节点上的全部电容也可以集中表示为负载电容CL，这示于图5-31。lCL由以下几部分组成。l（1）下一级的输入电容CIN。它是两个管子的栅电容之和，即假如本级(驱动级)的扇出为F，且连接的为同类门，则总的输入电容为FCIN。(2)连线电容。它是由晶体管输出端到下一级栅极之间连线所产生的电容连续可以内金属线或者多晶硅线所构成。5.9.1CMOS反相器l(3)驱动级P沟
33、和N沟MOS管漏应付底(或对阱)PN结的耗尽层电容。l当反相器的输入从逻辑1变为逻辑0时，N沟MOS管截止，电流流将通过P沟MOS。管对CL充电，如图5-32所示。5.9.1CMOS反相器l假设输入和输出的上升时间相同，且输入端发生跃变，则输出端电乎上升到VDD2的时间为l当反相器的输入从逻辑0跃变为逻辑l时，P沟MOS管截止，CL则通过N沟MOS管放电，如图5-33所示。其电乎降到VDD2的时间同样可表示为l可以看出，假如和相等，则上升边的延迟与下降边的延迟相同。假如N沟管和P沟管的W和L设计成相同，由于两管迁移率的差异，可以预料上升边的延迟将会比下降边的延迟大2至3倍。5.9.1CMOS反
34、相器l我们可以通过加宽晶体管的宽度使值加大，达到提高反相器开关速度的目的，但这样做的结果是栅电容也跟着加大，从而使前一级的负载加大，所以须要全面加以考虑。l 对于一个电学上完全对称的反相器，其传播延迟可以表示为这里它取决于工艺参数和电源电压。5.9.1CMOS反相器l如前所述，MOS反相器的总功耗由静态功耗和动态功耗两部分组成。CMOS反相器的静态功耗几乎为零，所以其总功耗主要确定于动态功耗。由于对CL进行充放电的一个周期内能量损耗为 ，假如CL被充电到VDD电乎，f为充放电的频率，则CMOS反相器的功耗P为l 图5-34依据式(5-19)，表示了在不同的CL值时，每个门的功耗与频率的变更关系
35、。5.9.2CMOS与非门 l2输入端CMOS与非门包含两个串联的N沟下拉管和两个并联的P沟上拉管，电路图见图5-35(a)。当A端与B端处于逻辑1状态时，N沟MOS管导通，而P沟MOS管截止因而输出电压为逻辑0。假如A端与B端中有一端处于逻辑0状态，则至少有一个P沟MOS管寻通和一个P沟MOS管截止因而输出电压为逻辑1。假如A端和B端都处于逻辑0状态，则输出电压也为逻辑1。因而该电路完成了与非功能。l图535(b)为CMOS与非门的版图图形。此CMOS与非门同样接受双阱工艺，图中下部为两个串联的N沟MOS管，上部为两个并联的P沟MOS管；已P阱接负电源(VSS)，N阱接正电源(VDD)。5.
36、9.2CMOS与非门5.9.3CMOS或非门 l2输入端CMOS或非门的电路因见图5-36(M)。l依据如下原理：对N沟MOS管，在栅极上加逻辑1电平常，它就导通，而对P沟MOS管、栅极加逻辑0电平常导通。读者就可以自行分析或非门功能。l 由于2输入端CMOS与非门的N沟MOS管两管串联，因而为了获得电学上的对称性，其N沟MOS管的沟道宽度应当加倍。而对于2输入端CMOS或非门，则应加倍P沟MOS管的宽度。5.9.3CMOS或非门l当CMOS与非门及或非门的输入端数增加时，若仍要保持电学上的对称性，则串联管的沟道要进一步加宽。在或非门小，P沟MOS管面积已经很大，如再加多输入端，会使或非门的面
37、积更大，因此对于多输入端宜接受与非门结构。即使接受与非门，输入端也不希望超过4个。l图5-36(b)为CMOS或非门的版图图形。此CMOS或非门同样接受双阱工艺，图中F部为两个并联的N沟MOS管。上部为两个串联的P沟MOS管；P阱接负电源(VSS)、Nj阱接正电源(VDD)。5.9.3CMOS或非门5.9.4CMOS与或非门及或与非门 l 从理论上讲，任何复合门和各种组合逻辑电路都可以通过与非门和或非门构成，臂如对于有4个输入端的与或非门可以由图5-37的2个与门和1个或非门构成。l但对于CMOS电路，通常接受简化方法，即将两个晶体管串每一晶体管串有2个P沟和2个N沟晶体管)之间加以适当连接而
38、成，如图5-38所示。假如把2个晶体管串之间的连接改在N沟之间，那就得到或与非(ORAND-NOT)门。5.9.4CMOS与或非门及或与非门5.9.5CMOS三态反相器 l三态反相门是指，输出逻辑除了为低电平和高电平外，还可得到第三态，即高阳抗态这时输出不受输入A的影响。其电路图及逻辑符号号见图539(a)(b)。l三态反相门由1个晶体管串和限制端S组成。当S端为逻辑1时，它犹如一一般的反相器；假如S端为逻辑0，则它就处于高阻状态。三态反相门是构成各种类型电路，如多路开关、锁存器、钟控逻辑、输入输出电路等的基础。5.9.6CMOS多路开关 l假如将上述两个三态门线与就可得cM()s多路开关。因
39、为它们各有相反的S输入，因此在任何时候只有一个三态门起作用。其逻辑图及逻辑符号见图5-40。l接受这种由2个N沟管和2个P沟管的晶体管串来构成以上逻辑门时，可削减门的晶体管数。如CMOS多路开关，在接受通常的与非门、或非门构成时须要14个晶体管。若接受上述方法，则只要8个晶体管就够了。而更为重要的是晶体管串在版图设计时比较规则，有利于充分利用砖片的面积。5.9.6CMOS多路开关5.9.7CMOS传输门 l 在5.8.4小节中已述及，当N沟通导管充电时，输出电压有一阈值电压的压落，而对P沟通导管则在放电时输出电压有一闭值电压的压落。假如单独运用它们中的任何一种，在后一级电路的设计中必需考虑这一
40、闭值电压压落问题。l 但假如我们将一N沟MOS管和一P沟MOS管并联起来就可以解决这一问题，而成为一个几乎志向的双向开关。5.9.7CMOS传输门lCMOS传输门示于图5-4l(a)。从图中可以看出，两个栅极分别由逻辑信号和所驱动，G和互为反相，因而在t=0时两个MOS管同时导通。在对电容CL充电时，起先电流同时流过并联的两个管子。当输出电压达到VDD-VTN时，N沟MOS管截止，但是电流仍旧可流过P沟MOS管接着对CL充电，直到输出电压完全达到VDD为止。在电容VDD放电时，则是P沟MOS管首先截止，N沟MOS管仍能流过电流，因而输出电压可以进一步下阵至零。这样，两种晶体管自身的不足被相互补
41、偿了。5.9.7CMOS传输门5.9.7CMOS传输门l假如两个晶体管的和VT相同，则在t=0时，初始的充电电流为2IO，这里IO是VGS=VDD时每一管子中的饱和电流。从因5-41(b)中看到，虽然在不同管子中的电流是沿不同曲线变更，但它们的总和随电压的变更几乎是线性的。因而传输门的电阻RTG为线性，它近似等于VDD/2IO。利用N沟MOS管的饱和电流公式：可得：因而通过传输门对CL充放电的时间常数为RTGCL。5.10双极型电路与MOS电路的比较 l在比较双极型电路与MOS电路之前，必需留意，这两种类型晶体管的基本特性有很大的差别。l (1)BJT管输出电流Ic为常数时的电压VCE(约30
42、0 mV)仍很小，而MOS管输出电流IDS接近常数时的电压VGS-VT要比VCE大得多。l (2)BJT管输出电流随输入电压上升的变更比MOS管的快得多。对BJT管而言，而MOS管的。以上两种差别也可以从图5-47中看出。5.10双极型电路与MOS电路的比较 5.10双极型电路与MOS电路的比较 l(3)BJT管存在基极电流。双极型集成电路的一个优点是在高速时对电容负载具有较强的电流驱动实力，虽然由于双极型晶体管的电荷储存效应会增加延迟。另一优点是它较为“皮实”，在恶劣的I作环境下它比起MOS集成电路有较高的牢靠性。而MOS晶体管是依靠一层特别薄的栅氧化层作为绝缘层，在过量的尖脉冲电压的作用下
43、它很简洁被破坏。双极型晶体管的个缺点是要求有输入(基极)电流，这使双极型集成电路的形式较为困难，如要接受电阻等；另一个缺点是有相对较大的功耗。双极型集成电路中，每一个门电路的功耗将最终限制芯片的集成度。假设一个双极型门电路的功耗为200uw。假如；芯片上有5000个门电路，那总功耗就会达到l W，要散掉如此大的热能就要求有有效的封装方法。5.10双极型电路与MOS电路的比较 lMOS集成电路具有功耗低，结构简洁，因而集成度可显著加大等优点。l 现把上述的各种不同的电路类型作一简要总结：l (1)TTL电路具有中等的速度，其门延迟小于1 ns，牢靠性很高，但由于功耗的问题始终被限制在大规模集成(
44、LSI)的水平。l (2)STL电路具有中等的速度，但有较高的集成度和较低的功耗，因而可以达到超大规模集成(VLSI)的水平。l (3)ECL电路速度最快，内部门延迟可以小于100 ps(1ps110-12 s)，但由于每 门有相对高的功耗，因而每一芯片中只能具有几千门。ECL集成电路是目前最快的电 路，常被用于高速的中心主机中。5.10双极型电路与MOS电路的比较(4)NMOS电路具有较高的速度，内部门门延迟小于1ns。门电路的尺寸很小，很适宜于超大规模集成(VLSI)，它的缺点是静态功耗比CMOS的大，因而其应用受到限制。(5)CMOS电路具有较高的速度。如接受多层布线时，门电路的尺寸可以
45、很小，接受单层市线时，其尺寸不如NMOS那样紧凑。CMOS的最大优点是静态功耗为零，使其成为VLSI产品中的佼佼者。随着尺寸越来越小，速度越来越快，CMOS电路的集成度最终将被动态功耗所限制。5.10双极型电路与MOS电路的比较 l在比较不向电路类型时须要考虑的因素很多，其中最为重要的是速度、功耗和电路的物理尺寸(即所占硅片的面积)。可以用两个优值来比较不同的电路类型：l(1)功耗延迟乘值 。功耗与延迟的乘积为能量，因而它是能量的一种度量，比值越低越好。其单位常接受pJ(1pJ10-12J)。l(2)每单位平方厘米最大的门数与最大工作频率的乘值。它是芯片用作信息处理时效率的量度，此值越超群好。
46、5.10双极型电路与MOS电路的比较l不同电路类型的功耗延迟图见图5-48。从图中可以看出不同电路类型在功耗延迟图中所处的大致区域，其斜线对应于功耗延迟值为常数。此图仅作为一种参考，随着工艺技术的发展，图中所占区域范围会有变更。5.11BiMOS电路 l我们已经知道，CMOS的优点是可以达到高集成度以及具有低功耗，但是它的缺点是电流驱动实力低，因而在驱动较大的电容负载，如时钟、限制信号线等市，就有较大的延迟，这会使整个芯片的工作速度慢下来。有人提出把双极(bipolar)技术和CMOS技术结合起来构成BiCMOS电路，它是利用BJT管较大的驱动实力来减小延迟的。l一种基本的BiCMOS反相器示
47、于图5-49。它是在CMOS反相器的基础上，增加了两个电阻R1和R2，以及两个NPN晶体管。当电路的输入端处在稳态1或0时，两个双极则晶体管都处于关断状态，这时没有电流流过两个电阻，因而在基极和放射极之间没有压降。然而，当输出端从0变为1时，驱动氏的电流流过R1时就产生一个压降使T1导通，这时对CL就供应了一个附加的驱动电流，因而比通常的CMOS电路的充电更快；当CL完全被充电后，由于VBE下降，Tl被关断。CL放电时的状况类同，只在一个很短的时间内，T2导通。因此犹如CMOS那样，此反相器没有静态功耗。5.11BiMOS电路lBiCMOS技术可以改进V51电路的速度，其代价是增加了工艺步骤及加大了制造成本，因而使其应用受到限制，但在高频的数字模拟混合集成电路中仍有着不行忽视的。