数电实验指导书(无删减版).docx

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1、目目录录第 1 章数字逻辑电路实验基础知识.11.1实验的基本过程.11.1.1实验预习.11.1.2实验数据记录.11.2.3实验报告.21.2实验操作规范和常见故障检查方法.31.2.1实验基本操作规程.31.2.2电路连接操作.41.2.3故障检查方法.51.3常用数字集成芯片的参数与主要性能.61.3.1集成电路的型号命名法.61.3.2数字集成电路的分类.61.3.3 数字集成电路特点及使用须知.91.4数字逻辑电路的测试方法.111.4.1 组合逻辑电路的测试.111.4.2 时序逻辑电路的测试.11第 2 章数字逻辑实验基本技能.122.1实验基本目标要求.122.2实验技能基本

2、要求.122.3实验内容基本要求.14第 3 章数字逻辑电路基本实验.16实验一：EDA 软件 QuartusII 的使用.16实验二：实验仪器的使用及元器件测试.16实验三：组合电路险象观察与排除.17实验四：简单逻辑电路功能分析与变换.18实验五：运算器电路分析与设计.18实验六：状态监测电路设计.19实验七：符合判别电路设计.20实验八：多数表决器设计.22实验九：译码器测试实验.22实验十：数据选择器测试实验.24实验十一：逻辑函数发生器设计.25实验十二：二进制码BCD 码变换器设计.26实验十三：格雷码变换器设计.27实验十四：BCD 码加法器设计.27实验十五：触发器功能测试.2

3、8实验十六：四相时钟分配器设计.29实验十七：四位二进制计数器功能测试.31实验十八：异步十进制计数器设计.32实验十九：集成计数器测试实验.33实验二十：集成计数器应用设计.34实验二十一：数码显示电路实验.35第 4 章数字逻辑综合设计实验.37设计项目一：数字时钟设计.37设计项目二：出租车计价器设计.40设计项目三：交通灯控制器设计.50设计项目四：电子密码锁设计.55设计项目五：智力竞赛抢答器设计.59其他参考选择题目.64第第 1 1 章章数字逻辑电路实验基础知识数字逻辑电路实验基础知识随着科学技术的发展，数字逻辑电路技术在各个科学领域中都得到了广泛的应用。它是一门实践性很强的技术

4、基础课，在学习中不仅要掌握电路的基本原理和电路分析设计的基本方法，更重要的是通过实践环节学会电路调试和灵活应用的技巧。因此，需要通过一定数量的实验训练，才能掌握这门课程的基本内容，熟悉各单元电路的工作原理，了解集成器件的逻辑功能和使用方法，从而有效地培养学生理论联系实际和解决实际问题的能力。1.11.1实验的基本过程实验的基本过程实验的基本过程，应包括确定实验内容，选定或者设计出要进行的实验电路，拟定出相应的实验步骤，合理选择仪器设备和元器件，进行电路连接和调试，根据试验电路的逻辑功能检测输出结果，最后写出完整的实验报告。在进行数字电路实验时，充分做好实验前的预习工作，可以收到事半功倍的效果。

5、因此，对于完成每一个实验，都应做好实验预习、实验数据记录和实验报告等各个环节。1.1.11.1.1实验预习实验预习认真预习是做好实验的关键，预习好坏，不仅关系到实验能否顺利进行，而且直接影响实验效果。预习应按教材的实验预习要求进行，在每次实验前首先要认真复习有关实验的基本原理，掌握有关器件使用方法，对如何着手实验做到心中有数。通过预习还应做好实验前的准备，写出一份预习报告，其内容包括：(1)绘出设计好的实验电路图，该图应该是逻辑图和连线图的混合，既便于连接线，又反映电路原理，并在图上标出器件型号、使用的引脚号及元件数值，必要时还须用文字说明。(2)拟定实验方法和步骤(3)拟好记录实验数据的表格

6、和波形座标(4)列出元器件清单1.1.21.1.2实验数据记录实验数据记录实验数据记录是实验过程中获得的第一手资料，测试过程中所测试的数据和波形必须和理论基本一致。所以记录的数据和波形必须完整、合理、正确，若不正确，则要现场及时重复测试，找出原因。实验记录应包括如下内容：(1).实验任务、名称及内容。(2).实验数据和波形以及实验中出现的现象，从记录中应能初步判断实验的正确性。(3).记录波形时，应注意输入、输出波形的时间相位关系，在座标中上下对齐。(4).实验中实际使用的仪器型号和编号以及元器件使用情况。1.2.31.2.3实验报告实验报告实验报告是培养学生科学实验的总结能力和分析思维能力的

7、有效手段，也是一项重要的基本功训练，它能很好地巩固实验成果，把实验结果以及实验当中所遇到的问题加以认真分析总结，加深对基本理论的认识和理解，从而进一步扩大知识面。实验报告是一份技术总结，要求文字简洁，内容清楚，图表工整。报告内容应包括实验目的、实验内容和实验结果、实验使用仪器和元器件以及分析讨论等，其中实验内容和结果是报告的主要部分，它应包括实际完成的全部实验，并且要按实验任务逐个书写，每个实验任务应有如下内容：(1).实验课题的方框图、逻辑图（或测试电路）、状态图，真值表以及文字说明等，对于设计性课题，还应有整个设计过程和关键的设计技巧说明。(2).实验记录和经过整理的数据、表格、和波形图，

8、其中表格、逻辑仿真波形图可打印输出。(3).实验结果分析、讨论及结论，对讨论的范围，没有严格要求，一般应对重要的实验现象，结论加以讨论，以使进一步加深理解，此外，对实验中的异常现象，可作一些简要说明，实验中有何收获，可谈一些心得体会。实验报告的格式封面内容：标题：数字逻辑电路专题实验报告数字逻辑电路专题实验报告副标题：（设计项目的名称）班级班级:姓名姓名:学号学号:同组成员同组成员：(姓名、学号)日期：日期：联系电话：联系电话：报告报告的的内容：内容：1.实验目的2.实验项目名称与实现的功能目标3.详细的系统设计方案：系统功能模块图、逻辑关系、设计原理等；4.各功能模块说明：子模块电路原理图、

9、状态图、状态表、ASM 图等；各逻辑图、表达式、或 HDL 代码的分析及其相关说明等；输入、输出信号的时间（时序）关系；6.测试结果的分析：模拟仿真时各种输入、输出信号的时间图（时序图）；实验的测试结果：包括实验中间结果、仿真的最终结果的分析，是否达到预期的目标与效果；遇到的问题及解决的方法。7.实验总结与讨论：对设计实现的项目进行评价，总结经验，尤其是对项目的进一步完善提出意见。9.参考文献1.21.2实验操作规范和常见故障检查方法实验操作规范和常见故障检查方法数字逻辑电路实验有两种实验方式：面包板搭接电路实验方式：元器件及简单电路测试实验可编程逻辑器件实现逻辑功能电路方式：简单及复杂电路设

10、计实验1.2.11.2.1实验基本操作规程实验基本操作规程实验中的操作正确与否对实验结果影响甚大。因此，实验者需要注意按以下基本操作规程进行。（1 1）进行实验前，应对测试仪器设备进行必要的检查校准，对所用集成电路进行功能测试。检查使用的计算机及 EDA 软件能否正常运行。（2 2）连接电路时，应遵循正确的接线原则和操作步骤，先接好线后再通电，拆线时，先断电再拆线。切记不要带电插拔导线和元器件切记不要带电插拔导线和元器件！。（3 3）掌握科学的电路调试方法，有效地分析并排查故障，以确保电路工作稳定可靠，逻辑功能正确。（4 4）实验过程应独立完成，遇到问题认真分析原因，培养独立解决问题的能力。如

11、果解决不了，请求指导老师帮助。（5 5）仔细观察实验现象，完整准确地记录实验数据并与理论值进行比较分析。（6 6）实验完毕，经指导教师同意后，可关断电源拆除连线，整理好放在实验箱内，并将实验台清理干净、摆放整洁。1.2.21.2.2电路连接操作电路连接操作在数字电路实验中，错误布线和接触不良引起的故障，常占很大比例。布线错误不仅会引起电路故障，严重时甚至会损坏器件，因此，注意布线的合理性和科学性是十分必要的，正确的布线原则大致有以下几点：（1 1）接插集成电路时，先校准两排引脚，使之与实验底板上的插孔对应，轻轻用力将电路插上，然后在确定引脚与插孔完全吻合后，再稍用力将其插紧，以免集成电路的引脚

12、弯曲，折断或者接触不良。（2 2）不允许将集成电路方向插反，一般 IC 的方向是缺口（或标记）朝左，引脚序号从左下方的第一个引脚开始，按逆时钟方向依次递增至左上方的第一个引脚。（3 3）导线应粗细适当，一般选取直径为 0.60.8mm 的单股导线，最好采用各种色线以区别不同用途，如电源线用红色，地线用黑色。（4 4）布线应有顺序地进行，随意乱接容易造成漏接错接，较好的方法是接好固定电平点，如电源线、地线、门电路闲置输入端、触发器异步置位复位端等，其次，在按信号源的顺序从输入到输出依次布线。（5 5）连线应避免过长，避免从集成元件上方跨接，避免过多的重叠交错，以利于更换元器件以及故障检查和排除。

13、（6 6）当实验电路的规模较大时，应注意集成元器件的合理布局，尽可能使得电路图连线规范清晰，以得到最佳的布线效果。也便于排查电路故障。（7 7）对于复杂电路实验元器件很多的，可将总电路按其功能划分为若干相对独立的部分模块，逐个连线、调试（分调），最后将各部分再连接起来（联调）统一调试。（8 8）对于逻辑电路中的闲置输入端、功能端应连接到固定电平，使其无效。1.2.31.2.3故障检查方法故障检查方法实验中，如果电路不能完成预定的逻辑功能时，就称电路有故障，产生故障的原因大致可以归纳以下四个方面：操作不当（如连线错误等）；设计不当（如电路出现险象等）；元器件使用不当或功能不正常；仪器（主要指数字

14、电路实验箱）和集成元件本身出现故障。因此，上述四点应作为检查故障的主要线索，以下介绍几种常见的故障检查方法：(1)(1)查线法由于在实验中大部分故障都是由于连线错误引起的，因此，在故障发生时，复查电路连线为排除故障的有效方法。应着重注意：有无漏线、错线，导线与插孔接触是否可靠，集成电路是否插牢、集成电路是否插反等。(2)(2)静态测量法用万用表或示波器直接测量各集成块的 Vcc（或 VDD）端是否加上电源电压；输入信号，时钟脉冲等是否加到实验电路上，观察输出端有无反应。重复测试观察故障现象，然后对某一故障状态，用万用表测试各输入/输出端的直流电平，从而判断出是否是插座板、集成块引脚连接线等原因

15、造成的故障。(3)(3)信号跟踪法在电路的每一级输入端加上特定信号，观察该级输出响应，从而确定该级是否有故障，必要时可以切断周围连线，避免相互影响。(4)(4)替换法对于多输入端器件，如有多余端则可调换另一输入端试用。一片集成块中有多个相同器件的可调换另一器件试用，必要时可更换器件，以检查器件功能不正常所引起的故障。（5 5）时序信号检查法对于时序电路故障，可输入时钟信号按信号流向依次检查各级输出波形，与输入信号进行对比分析，根据电路的时序关系分析信号的变化规律，直到找出故障点为止。需要强调指出，实验经验对于故障检查是大有帮助的。但只要充分预习，掌握基本理论和实验原理，就不难用逻辑思维的方法较

16、好地判断和排除故障。1.31.3常用数字集成芯片的参数与主要性能常用数字集成芯片的参数与主要性能1.3.11.3.1集成电路的型号命名法集成电路的型号命名法器件的型号由五部分组成，各部分符号及意义见表 1.1。注：（1）74：国际通用 74 系列（民用）54：国际通用 54 系列（军用）（2）H：高速（3）L：低速（4）LS：低功耗（5）C：只出现在 74 系列（6）M：只出现在 54 系列1.3.21.3.2数字集成电路的分类数字集成电路的分类（1）TTL 逻辑电路：有速度和功耗折中的标准型；有改进型，高速的标准肖特基型；高速及低功耗的肖特基型。所有的 TTL 电路的输入、输出均是兼容的。国

17、产 TTL 集成电路的标准系列为 CT54/74 系列或 CT4000 系列，其功能和外引线排列与国际 54/74 系列相同。（2）CMOS 逻辑电路：特点是功耗低，工作电源电压范围宽，速度快(可达7MHZ)。国产 CMOS 集成电路主要为 CC（CH）4000 系列，其功能和外引线排列与国际 CD4000系列相对应。高速CMOS系列中，74HC和74HCT系列与TTL74系列相对应，74HC4000系列与 CC4000 系列相对应。（3）ECL 逻辑电路：特点是工作速度高。表 1.1器件型号的组成第零部分第一部分第二部分第三部分第四部分用字母表示器件符合国家标准用字母表示器件的类型用阿拉伯数

18、字和字母表示器件系列品种用字母表示器件的工作温度范围用字母表示器件的封装符号意义符号意义符号意义符号意义C中国制造THECMFWDBJADDASCSSSWSJSFTTL 电路HTL 电路ECL 电路CMOS存储器微型机电路线性放大器稳压器音响电视电路非线性电路接口电路A/D 转换器D/A 转换器通信专用电路敏感电路钟表电路机电仪电路复印机电路TTL 分为：54/7454/74H54/74L54/74S54/74LS54/74AS54/74ALS54/74FCMOS 分为：4000 系列54/74HC54/74HCTCGLERM070-2570-2585-4085-5585-55125FBHDJ

19、PSTKCEGSOICPCCLCC多层陶瓷扁平封装塑料扁平封装黑瓷扁平封装多层陶瓷双列直插封装黑瓷单列直插封装黑瓷双列直插封装塑料单列直插封装塑料双列直插封装金属元壳封装金属菱形封装陶瓷芯片载体封装塑料芯片载体封装网格针栅陈列封装小引线封装塑料芯片载体封装陶瓷芯片载体封装表 1.2几种逻辑电路的参数比较电路种类工作电压每个门的功耗 P门延时扇出系数TTL 标准+5V10mW10ns10TTL 标准肖特基+5V20mW5ns10TTL 低功耗肖特基+5V2mW10ns10ECL 标准-5V25mW2ns10ECL 高速-5V40mW0.75ns10CMOS+3V18VW 级ns 级2V，低电平输

20、入电压 VIL50Hz)（2）参考电路：如图 21-2 所示(时钟频率2Hz)图 21-14 4、实验连线输入信号：D3，D2，D1，D0 所对应的管脚同四位拨码开关相连；清零信号 RESET 所对应的管脚同按键开关相连；时钟 CLK 所对应的管脚同试验箱上的时钟源相连。输出信号：代表扫描片选地址信号 SEL2，SEL1，SEL0 的管脚同四位扫描驱动地址的低三位相连，最高位地址接“0”（也可悬空）；代表七段数码驱动信号 a,b,c,d,e,f,g 的管脚分别同扫描数码管的段输入 a,b,c,d,e,f,g 相连。5、实验要求：（1）仔细观察显示扫描频率与字符的显示亮度的变化效果；（2）分析字

21、形编码的种类，即一个 7 段译码器可产生多少种字符，产生所有字符需多少根译码信号线？（2）分析字符显示亮度和扫描频率的关系，让人感觉不出光烁现象的最低扫描频率是多少？图 21-2第第 4 4 章章数字逻辑综合设计实验数字逻辑综合设计实验一一实验目的实验目的1 学会综合运用组合逻辑、时序逻辑设计数字系统电路的方法2 学会使用 EDA 软件（Quartus）设计调试电路的方法3 掌握 FPGA（可编程逻辑器件）技术的层次化电路设计二二实验环境实验环境1 EDA 设计软件 QuartusII 6.02 可编程逻辑器件 FPGA 芯片 EP2C8T144C83 2 位 7 段共阴极数码显示管，6 位

22、BCD/HEX 译码显示4 8 位 LED 逻辑指示灯5 20 个单脉冲按键开关（常低电平），2 组 BCD/HEX 编码按键开关6 12 个电平拨动开关（高、低电平）7 一个蜂鸣器8 0.5Hz20MHz 方波时钟信号设计项目一：设计项目一：数字时钟设计数字时钟设计1.1.系统设计功能描述系统设计功能描述1）具有时、分、秒数码计数显示功能，以 24 小时循环计时2）具有时、分、秒调校功能3）数字显示用六位数码管显示4）具有整点报时功能，按点数报响（1 秒 1 响，最多 12 响）2 2电路逻辑框图电路逻辑框图（仅供参考，可能有些地方需要修改）电路总体由六个功能模块组成：如图 1-1 所示。C

23、NT_1000 为分频器，1KHz 的外接时钟信号，分频输出 1 Hz 的计时时钟 CLK和 10 Hz 的调时信号。CLK_C 为时、分、秒调校控制模块，M1 和 S1 分别表示分到时的进位、秒到分的进位。CLK 为 1Hz 计时脉冲。CLK_C 为 10Hz 校时脉冲。HH、MM、SS 分别为时分秒的正常工作/校时开关,CTRL 为控制开关，CLKH、CLKM、CLKS 是发给时分秒的计数脉冲。CNT_60 为秒和分计时模块，是两个两位 BCD 码模 60 计数器，分计时 CLK 是由秒计时进位 Q_C 提供。CNT_24 为小时计数器模块，是两个两位 BCD 码模 24 计数器，小时计时

24、 CLK是由分计时进位 Q_C 提供。DISPLAY 为六位数码管显示译码驱动模块。ALARM 为报时模块。题目设计的难点就在这两个模块电路。图 1-1 数字时钟电路框图4.显示电路显示电路 DISPLAY 参考设计参考设计六位数码管显示方式为动态循环扫描显示，译码驱动模块电路参考设计如图1-2 所示。图中SEL模块为由一模6计数器和3-8译码器组成的六位数码管循环扫描选择驱动电路，三个 74244 三态总线驱动器构成六组时、分、秒的计时输出 BCD 码选择输出电路，每次选择一组，依次顺序选择六组输出，由于 74244 为三态输出，所以六组输出可以直接线与在一起，经 7448 BCD 7 段译

25、码器译码，输出驱动数码管的 7 段显示数据。图 1-2 Dispiay 显示模块电路5.5.整点报时电路（整点报时电路（ALARMALARM）参考设计）参考设计图 1-3 整点报时电路实现功能：每当数字钟到整点时发出音响，且几点响几声，最多 12 响。Q04 接秒计时模块的低 5 位输出，CLK 接 1Hz 的方波,CLK_M 接分计时模块向小时模块的进位，speaker 接蜂鸣器报时。CNT12 为模 12 计数器，NOR5 为 5输入或非门。电路设计原理：1）每当计时到整点时，CLK_M 输入给子模块 CNT12 计数，并将 speaker前的两个或非们组成的 R-S 锁存器输出置位。使蜂

26、鸣器在 CLK 的驱动下每秒发声一次。发声次数由 CNT12 计数控制。2）子模块对 CLK_M 进行模 12 计数，计数结果输出分三支，一支与秒的输入异或。一路第 2，5 位变反和秒的输入异或，两路异或结果与第三支输出分别进行 5 输入的或非运算。3）第三支的异或结果作为判断是否成为 12/24 时的判断依据。4）如果不是 12 点，由第一路结果对秒进行判断，与 12 进制计数器结果相同时，将 speaker 前 R-S 锁存器复位，停止蜂鸣器的报时。5）同样，当 12 时或者 24 时时，由第二路结果发复位信号。实际上，如果仅用秒输出的低 5 位数 Q04，与 CNT12 计数器的输出进行

27、比较判断，当电子钟 12 时或者 24 时时，就会不报时。设计项目二：设计项目二：出租车计价器设计出租车计价器设计1 1系统功能设计系统功能设计基于 CPLDFPGA 的出租车计费器组成如图 2-1 所示。各部分主要功能如下：(1)A 计数器对车轮传感器送来的脉冲信号进行计数(每转一圈送一个脉冲)。不同车型的车轮直径可能不一样，通过“设置 1”对车型做出选择，以实现对不同车轮直径的车进行调整。(2)B 计数器对百米脉冲进行累加，并输出实际公里数的 BCD 码给译码动态扫描模块。每计满 500 送出一个脉冲给 C 计数器。“设置 2”实现起步公里数预置。(3)C 计数器实现步长可变(即单价可调)

28、的累加计数，每 500 米计费一次。“设置 3”用来完成起步价格、公里价格预置等。(4)译码动态扫描将路程与计费的数值译码后用动态扫描的方式驱动数码管显示。(5)数码管显示将公里数和计费金额分别用三位 LED 数码管显示(两位整数，1 位小数)。2功能模块设计分析功能模块设计分析出租车计费器由车型调整模块、计程模块、计费模块、译码动态及扫描等模块组成，整个系统采用模块化设计，首先按照系统功能模块划分，对各个功能模块电路单独设计、仿真调试，然后用顶层原理图将各功能模块连接起来。21 车型调整模块车型调整模块出租车车型并非单一，各个车型的轮胎直径亦有所不同。据调查统计，现行出租车轮胎直径大致有四种

29、，直径分别为 520mm、540mm、560mm 和 580mm。若要使不同车型的出租车每行驶一百米均送出一个脉冲，可通过设置“可预置分频器”的系数来完成。根据上述车轮直径计算出的分频系数分别为 61、59、57 和 55。预置数据受两个车型设置开关控制，DIP 开关状态与车轮直径对应关系如表 1 所示(表中“1”为高电平，“0”为低电平)。表 1 车型设置：车轮直径（mm）520540560580DIP 开关（两位）000110112 22 2 计程模块计程模块计程模块是一个模为 10、步长为 1 的加法计数器。该模块可以预置参数，使其实际计数值大于预置数值后，每 500 米送出一个脉冲，并

30、将计数值送译码动态扫描模块进行显示。预置参数采用非压缩 BCD 码，所以在计数器设计时必须将二进制 1010 至 1111 六个状态跳过去。计程模块应带有“开始”“清零”端。“起步里程”开关设置对应关系如表 2 所示。表 2 起步里程设置：起步里程（km）2.03.04.05.0DIP 开关（2 位）0001101123 计费模块计费模块计费模块是一个模为 10、步长可变的加法计数器。该模块通过开关量预置步长，当超过一定预置参数时改变步长。计费模块也采用非压缩 BCD 码，但因步长不为 1，而为 0.5km 单价数，所以在做非压缩 BCD 加法时必须调整，否则可能导致在超过或未超过预置参数时出

31、现超程错误。计程模块应带有“开始”“清零”端。“公里价格”、“起步价格”开关设置对应关系如表 3、表 4 所示。表 3 每公里价格设置：公里价格（元）1.21.62.02.4DIP 开关（2 位）00011011表 4 起步价格设置：起步价格（元）5.06.07.08.0DIP 开关（2 位）000110112 24 4 显示模块显示模块显示模块由七段 LED 数码管译码和动态扫描显示两部分组成。电路设计可参考设计题目一电路部分。3.3.参考电路设计参考电路设计3.1 系统模块图和各模块电路说明总体电路 chuzuche 模块说明：图 2-2 是最终设计出来的出租车计费系统总体模块，端口说明如

32、下：clkclk：车轮脉冲输入startstart：开始/清零信号，当其为高电平是为开始，低电平是为清零。A0/A1A0/A1：车型设置，关系如下：A1/A0 值：00011011车轮直径(mm)：520 540560580百米分频数：61595755licheng0/licheng1licheng0/licheng1：起步里程设置，关系如下：licheng1/licheng0 值：00 01 10 11起步里程(Km)：2.0 3.0 4.0 5.0qibu0/qibu1qibu0/qibu1：起步价格设置，关系如下：qibu1/qibu0 值：00011011起步价格(元)：5.06.07

33、.08.0jiage0/jiage1jiage0/jiage1：公里价格设置，关系如下：jiage1/jiage0 值:00011011公里价格(元):1.21.62.02.4b1-b12b1-b12：里程 8421 码输出，精度 0.1Km，最大99.9Kmc0-c11c0-c11：费用 8421 码输出，精度 0.1 元，最大图 2-2 总体电路模块图99.9 元。出租车计价器顶层逻辑电路图如图 2-3 所示，即 chuzuche 内部结构如下：VCCclkINPUTVCCA0INPUTVCCA1INPUTVCCstartINPUTVCCqibu1INPUTVCCqibu0INPUTVCC

34、jiage0INPUTVCCjiage1INPUTVCClicheng0INPUTVCClicheng1INPUTb1OUTPUTb2OUTPUTb3OUTPUTb4OUTPUTb5OUTPUTb6OUTPUTb7OUTPUTb8OUTPUTc0OUTPUTc1OUTPUTc2OUTPUTc3OUTPUTc4OUTPUTc5OUTPUTc6OUTPUTc7OUTPUTc8OUTPUTc9OUTPUTc10OUTPUTc11OUTPUTb9OUTPUTb10OUTPUTb11OUTPUTb12OUTPUTqibu0qibu1startclkdanjia0danjia1c0c1c2c3c4c5c6

35、c7c8c9c10c11Cjishuinst5A0A1clk100Ajishuinstclkdip0dip1startnextb1b2b3b4b5b6b7b8b9b10b11b12Bjishuinst111图 2-3 出租车计价器顶层逻辑电路图clkstartA0A1licheng0licheng1qibu0qibu1jiage0jiage1b1b2b3b4b5b6b7b8b9b10b11b12c0c1c2c3c4c5c6c7c8c9c10c11chuzucheinst4可见其内部又由三个模块组成，Ajishu，Bjishu，CjishuAjishu 模块说明：见图 2-4。此模块根据车轮脉冲

36、和车型选择输出百米脉冲。端口说明：clk：车轮脉冲输入图 2-4A0/A1：车型设置输入100：百米脉冲输出。Bjishu 模块说明：见图 2-5。此模块根据百米脉冲、起步里程选择和开始/清零信号输出五百米信号和里程输出。端口说明：clk：百米脉冲；dip0/dip1:起步里程选择；start：开始/清零信号；next：五百米脉冲信号，只有当里程大于起步里程时才有输出；b1-b12：里程 8421 码输出。图 2-5Cjishu 模块说明：见图 2-6。此模块根据五百米脉冲、起步价格、公里价格、开始/清零输入输出费用。端口说明：qibu0/qibu1：起步价格选择；start：开始/清零信号；

37、clk：五百米脉冲信号；danjia0/danjia1：公里价格设置；c0-c11：计费 8421 码输出。图 2-6A0A1clk100Ajishuinstclkdip0dip1startnextb1b2b3b4b5b6b7b8b9b10b11b12Bjishuinst1qibu0qibu1startclkdanjia0danjia1c0c1c2c3c4c5c6c7c8c9c10c11Cjishuinst53.2系统子模块电路设计说明Ajishu 模块电路设计如图 2-7 所示：VCCA0INPUTVCCA1INPUTVCCclkINPUT100OUTPUTGNDVCCGNDVCCOR8in

38、st12XNORinstXNORinst11COUNTERCBAENTDCLRNCLKENPLDNQAQBQCQDRCO74163inst1COUNTERCLRNCLKENPLDNADENTBCQDQCQBQARCO74161inst9NOTinst6NOTinst7图 2-7 Ajishu 模块电路这是一个分频电路，当 A1/A0 为 00，01，10，11 时，分频系数依次为 61，59，57，55。Bjishu 模块电路如图 2-8 所示：VCCINPUTVCCdip0INPUTVCCdip1INPUTVCCINPUTnextOUTPUTb1OUTPUTb2OUTPUTb3OUTPUTb

39、4OUTPUTb5OUTPUTb6OUTPUTb7OUTPUTb8OUTPUTb9OUTPUTb10OUTPUTb11OUTPUTb12OUTPUTCOUNTERCBAENTDCLRNCLKENPLDNQAQBQCQDRCO74163inst1COUNTERCBAENTDCLRNCLKENPLDNQAQBQCQDRCO74163inst2COUNTERCBAENTDCLRNCLKENPLDNQAQBQCQDRCO74163inst4IN1IN3IN2IN5IN4OUTOR5inst6NAND2inst10NOTinst11NAND4inst12a0a1b0b1b2jieguobijiaoins

40、t13OR2inst14AND2inst15COUNTERCBAENTDCLRNCLKENPLDNQAQBQCQDRCO74163inst7NAND2inst8XORinst5VCCstartclk100500500inst图 2-8 Bjishu 模块电路其中两个子模块 500 和 bijiao 电路分析如下：500 模块电路如图 2-9 所示：VCCclkINPUTVCCstartINPUT500OUTPUT100OUTPUTCOUNTERCBAENTDCLRNCLKENPLDNQAQBQCQDRCO74163inst4GNDNOTinstNOR3inst1图 2-9 500 模块电路此模

41、块功能为当 start 为 1 即其表示开始时，将百米脉冲输入进行一个五分频后输出一个五百米脉冲，并直接输出一个百米脉冲。bijiao 模块电路如图 2-10 所示：VCCa0INPUTVCCa1INPUTVCCb0INPUTVCCb1INPUTVCCb2INPUTjieguoOUTPUTNOR2instAND2inst3NOR2inst5OR2inst4AND2inst6AND2inst8NOR2inst9AND2inst11NOR2inst12OR2inst15AND2inst16AND2inst17OR4inst18NOTinst1NOTinst7NOTinst10AND2inst13N

42、OTinst14图 2-10 bijiao 模块电路这是一个组合逻辑实现功能，作用是当 b2,b1,b0 所表示数字大于 a1,a0 所表示起步里程时输出 1，否则输出 0，控制后级电路 500 米脉冲的输出。Bjishu 模块电路设计原理如下：首先由百米脉冲获得三种脉冲：百米脉冲、五百米脉冲，千米脉冲。然后对百米脉冲进行模为 10 的计数，输出里程的小数位。对千米脉冲进行两次模为 10的计数，输出里程的个位和十位。使用bijiao模块比较输出里程和起步里程的大小，若输出里程大于起步里程，则将五百米脉冲输出，否则输出维持在低电平，禁止五百米脉冲输出。Cjishu 模块电路设计如图 2-11 所

43、示：VCCstartINPUTVCCqibu0INPUTVCCqibu1INPUTVCCclkINPUTVCCdanjia0INPUTVCCdanjia1INPUTc1OUTPUTc2OUTPUTc3OUTPUTc4OUTPUTc5OUTPUTc6OUTPUTc7OUTPUTc8OUTPUTc9OUTPUTc10OUTPUTc11OUTPUTREGISTER3DMN1D2D4DG1NG2NNNCLRCLK3Q2Q1Q4Q74173inst3REGISTER3DMN1D2D4DG1NG2NNNCLRCLK3Q2Q1Q4Q74173inst8REGISTER3DMN1D2D4DG1NG2NNNCL

44、RCLK3Q2Q1Q4Q74173inst9jiage0jiage1qibu0qibu1qibu2qibu3qibuinst10GNDsel0sel1jiage0jiage1jiage2jiage3jiage4jiage5jiage6jiage7jiageinst2b0b1b2b3b4b5b6b7a0a1a2a3a4a5a6a7a8a9a10a11o0o1o2o3o4o5o6o7o8o9o10o11jiafainstMULTIPLEXERA1B1SELB2A3B3A2B4GNA4Y2Y1Y4Y374157inst11MULTIPLEXERA1B1SELB2A3B3A2B4GNA4Y2Y1Y4Y

45、374157inst12MULTIPLEXERA1B1SELB2A3B3A2B4GNA4Y2Y1Y4Y374157inst13GNDREGISTER3DMN1D2D4DG1NG2NNNCLRCLK3Q2Q1Q4Q74173inst6IN3IN1IN2OUTXOR3inst22123456789101112321876511129104VCCNOTinst7c0OUTPUT图 2-11 Cjishu 模块电路其由三个子功能模块组成，qibu 起步价模块、jiage 单价模块和 jiafa 累加器模块。电路设计原理分析如下：VCCjiage0INPUTVCCjiage1INPUTqibu0OUTP

46、UTqibu1OUTPUTqibu2OUTPUTqibu3OUTPUTMULTIPLEXER1C11GN1C02C02GN2C21C21C3BA2C12C31Y2Y74153instMULTIPLEXER1C11GN1C02C02GN2C21C21C3BA2C12C31Y2Y74153inst1VCCGND图 2-12 Qibu 子模块电路Qibu 子模块电路如图 2-12 所示：这是一个由数据选择器电路构成的译码器电路，根据起步价格设置输入译码输出起步价格，由于起步价格小数位和十位均为 0，所以只输出个位，输出格式为 8421 码。J Jiageiage 子模块电路如图 2-13 所示：VC

47、Csel0INPUTVCCsel1INPUTjiage0OUTPUTjiage1OUTPUTjiage2OUTPUTjiage3OUTPUTjiage4OUTPUTjiage5OUTPUTjiage6OUTPUTjiage7OUTPUTMULTIPLEXER1C11GN1C02C02GN2C21C21C3BA2C12C31Y2Y74153instMULTIPLEXER1C11GN1C02C02GN2C21C21C3BA2C12C31Y2Y74153inst1VCCMULTIPLEXER1C11GN1C02C02GN2C21C21C3BA2C12C31Y2Y74153inst5MULTIPLEX

48、ER1C11GN1C02C02GN2C21C21C3BA2C12C31Y2Y74153inst2GND图 2-13 Jiage 子模块电路同 qibu 模块，这也是一个选择译码电路，根据 danjia 选择输出单价，由于在计算费用是每五百米计算一次，所以输出价格为五百米价格，同时由于价格十位为 0，所以只输出个位和小数位，jiage0-jiage3 为小数位，jiage4-jiage7 为个位，为 8421 码格式。J Jiafaiafa 累加器子模块电路如图 2-14 所示：VCCa0INPUTVCCa1INPUTVCCa2INPUTVCCa3INPUTVCCa4INPUTVCCa5INPU

49、TVCCa6INPUTVCCa7INPUTVCCa8INPUTVCCa9INPUTVCCa10INPUTVCCa11INPUTVCCb0INPUTVCCb1INPUTVCCb2INPUTVCCb3INPUTVCCb4INPUTVCCb5INPUTVCCb6INPUTVCCb7INPUTo0OUTPUTo1OUTPUTo2OUTPUTo3OUTPUTo4OUTPUTo5OUTPUTo6OUTPUTo7OUTPUTo8OUTPUTo9OUTPUTo10OUTPUTo11OUTPUT4 BIT ADDERCINA1A2B2A3A4B4B1B3SUM4COUTSUM1SUM2SUM374283inst

50、4 BIT ADDERCINA1A2B2A3A4B4B1B3SUM4COUTSUM1SUM2SUM374283inst24 BIT ADDERCINA1A2B2A3A4B4B1B3SUM4COUTSUM1SUM2SUM374283inst44 BIT ADDERCINA1A2B2A3A4B4B1B3SUM4COUTSUM1SUM2SUM374283inst64 BIT ADDERCINA1A2B2A3A4B4B1B3SUM4COUTSUM1SUM2SUM374283inst8GNDi0i1i2i3i4o0o1o2o3o4o5o6o716zhuan10inst13i0i1i2i3i4o0o1o2