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1、122.1可编程逻辑器件的概况可编程逻辑器件的概况2.1.1 可编程逻辑器件的发展可编程逻辑器件的发展 20世纪世纪70年代初，主要是年代初，主要是可编程只读存储器可编程只读存储器(PROM)和和可编可编程逻辑阵列程逻辑阵列(PLA)。 20世纪世纪70年代末出现了年代末出现了可编程阵列逻辑可编程阵列逻辑(PALProgrammable Array Logic)器件。器件。 20世纪世纪80年代初期，美国年代初期，美国Lattice公司推出了一种新型的公司推出了一种新型的PLD器件，称为器件，称为通用阵列逻辑通用阵列逻辑(GAL-Generic Array Logic)，一般认，一般认为它是第
2、二代为它是第二代PLD器件。器件。 随着技术的进步，生产工艺的不断改进，器件规模不断扩大，随着技术的进步，生产工艺的不断改进，器件规模不断扩大，逻辑功能不断增强，各种可编程逻辑器件如雨后春笋般地涌现，逻辑功能不断增强，各种可编程逻辑器件如雨后春笋般地涌现，如如PROM、EPROM、E2PROM等。等。 在在EPROM基础上出现的高密度可编程逻辑器件称为基础上出现的高密度可编程逻辑器件称为EPLD或或CPLD。现在一般把超过某一集成度的。现在一般把超过某一集成度的PLD器件都称为器件都称为CPLD。 32.1.1可编程逻辑器件的发展可编程逻辑器件的发展 在在20世纪世纪80年代中期，美国年代中期
3、，美国Xilinx公司首先推出了公司首先推出了现场可编现场可编程门阵列程门阵列(FPGA)器件。器件。FPGA器件采用逻辑单元阵列结构和静器件采用逻辑单元阵列结构和静态随机存取存储器工艺，设计灵活，集成度高，可无限次反复态随机存取存储器工艺，设计灵活，集成度高，可无限次反复编程，并可现场模拟调试验证。编程，并可现场模拟调试验证。 在在20世纪世纪90年代初，年代初，Lattice公司又推出了公司又推出了在系统可编程大规在系统可编程大规模集成电路模集成电路(ispLSI)。 可编程逻辑器件经历了从可编程逻辑器件经历了从PROM（可编程只读存储器）、（可编程只读存储器）、PLA（可编程逻辑阵列）、
4、（可编程逻辑阵列）、PAL（可编程阵列逻辑）、（可编程阵列逻辑）、GAL（通用阵列逻辑）到（通用阵列逻辑）到EPLD（可擦除可编辑逻辑器（可擦除可编辑逻辑器 ）、）、CPLD（复杂可编程逻辑器件）、（复杂可编程逻辑器件）、FPGA（现场可编程门阵列器件）（现场可编程门阵列器件）的发展过程，不仅在的发展过程，不仅在结构、工艺、集成度、功能、速度结构、工艺、集成度、功能、速度等方面等方面有了很大的有了很大的改进改进，而且在，而且在稳定性、可靠性、灵活性稳定性、可靠性、灵活性上也有了显上也有了显著的著的提高提高。42.1.2 PLD的基本结构和表示方法的基本结构和表示方法 1. PLD的乘积项原理（
5、与或阵列）（的乘积项原理（与或阵列）（CPLD） 输输出出电电路路或或阵阵列列与与阵阵列列输输入入电电路路 用来对输入信号进用来对输入信号进行预处理，为与阵列行预处理，为与阵列提供互补输入变量。提供互补输入变量。 用来产生用来产生逻辑函数所逻辑函数所需的乘积项。需的乘积项。 用来选择所需用来选择所需的与项，实现的与项，实现乘积项之和。乘积项之和。 用来提供不同的用来提供不同的输出方式，对输出输出方式，对输出的信号进行处理的信号进行处理 。5表示方法表示方法（1）互补输出的输入缓冲器）互补输出的输入缓冲器（2）三态输出缓冲器）三态输出缓冲器A B C01 0 1 1 0ABCAFCC A F Y
6、0 x1 01 1 高高 阻阻 0 1 1 0ACY6（3 3）与逻辑门）与逻辑门ABCPABP三种连接方式：三种连接方式：硬线连接：交叉点处用节点硬线连接：交叉点处用节点“ ”表示；表示；编程连接：交叉点处用编程连接：交叉点处用“ ”表示；表示；编程擦除：交叉点处无标记编程擦除：交叉点处无标记。P = A B表示方法表示方法7（3 3）与逻辑门）与逻辑门三种连接方式：三种连接方式：硬线连接：交叉点处用节点硬线连接：交叉点处用节点“ ”表示；表示；编程连接：交叉点处用编程连接：交叉点处用“ ”表示；表示；编程擦除：交叉点处无标记编程擦除：交叉点处无标记。ABCPPABCP = A B C8（4
7、 4）或逻辑门）或逻辑门三种连接方式：三种连接方式：硬线连接：交叉点处用节点硬线连接：交叉点处用节点“ ”表示；表示；编程连接：交叉点处用编程连接：交叉点处用“ ”表示；表示；编程擦除：交叉点处无标记编程擦除：交叉点处无标记。FXYZXZFF = X+Z9ABBABAY表示方法表示方法102.查找表（查找表（Look-Up-Table，LUT）的基本原理（）的基本原理（FPGA） LUT实质上就是一个实质上就是一个SRAM，目前，目前FPGA中使用较多的是中使用较多的是4个输入、一个输出的个输入、一个输出的LUT，所以每个电路可以看成是一个，所以每个电路可以看成是一个4根根地址线的地址线的16
8、1位的位的SRAM。 下面是一个下面是一个4输入的与门。输入的与门。实际逻辑电路实际逻辑电路 LUT的实现方式的实现方式 输入输入a,b,c,d逻辑输出逻辑输出 地址地址 RAM中存储的内容中存储的内容 000000000000010000101111111111112.查找表（查找表（Look-Up-Table,LUT）的基本原理（）的基本原理（FPGA） N个输入的逻辑函数需要个输入的逻辑函数需要2N的容量的的容量的SRAM来实现，一般来实现，一般多个输入的查找表采用多个逻辑块多个输入的查找表采用多个逻辑块级连级连的方式。的方式。查找表与门查找表与门查找表与门d3. . 0d7. . 4d
9、11. . 012个输入，采用个输入，采用3个个4位输入的逻辑块级联方式实现位输入的逻辑块级联方式实现LUT。122.1.3 可编程逻辑器件的分类可编程逻辑器件的分类 目前，可编程逻辑器件有许多种类型，不同厂商生产的目前，可编程逻辑器件有许多种类型，不同厂商生产的PLD，其结构和特点也有所不同。通常可以按照其结构和特点也有所不同。通常可以按照集成度、编程工艺、基集成度、编程工艺、基本结构本结构和和逻辑单元逻辑单元对对PLD进行分类。进行分类。 1. 按集成度分类按集成度分类 低密度可编程逻辑器件（低密度可编程逻辑器件（LDPLD） 集成度在集成度在1000门门/片以下的片以下的PLD称为低密度
10、称为低密度PLD。如如PROM、PLA、PAL和和GAL等。等。 高密度可编程逻辑器件（高密度可编程逻辑器件（HDPLD） 高密度高密度PLD是指集成度在是指集成度在1000门门/片以上的片以上的PLD。如如EPLD、CPLD和和FPGA等。等。 根据集成度根据集成度PLD可分为以下两大类：可分为以下两大类：132. 按编程工艺分类按编程工艺分类 根据根据PLD器件在编程点处所使用的编程器件不同，可分为以器件在编程点处所使用的编程器件不同，可分为以下三类：下三类： 熔丝或反熔丝编程器件熔丝或反熔丝编程器件浮栅编程器件浮栅编程器件SRAM编程器件编程器件（1）熔丝或反熔丝编程器件）熔丝或反熔丝编
11、程器件 该类型器件均为该类型器件均为非易失一次性编程非易失一次性编程器件。器件。 熔丝编程器件是在每个可编程点处都接有熔丝开关。如熔丝编程器件是在每个可编程点处都接有熔丝开关。如PROM、PAL等。等。 若编程点需要接通时，则保留熔丝；若编程点需要接通时，则保留熔丝； 若编程点需要断开时，则用较大的编程电流将熔丝烧断。若编程点需要断开时，则用较大的编程电流将熔丝烧断。 缺点：熔丝烧断后不能恢复，熔丝开关体积大，不利于集成缺点：熔丝烧断后不能恢复，熔丝开关体积大，不利于集成度的提高。度的提高。 14 反熔丝编程器件反熔丝编程器件 反熔丝编程器件是以反熔丝开关作为编程元件，其核心为一反熔丝编程器件
12、是以反熔丝开关作为编程元件，其核心为一介质。介质。 未编程时，编程开关呈现高阻抗，编程点断开。未编程时，编程开关呈现高阻抗，编程点断开。 当编程电压加到编程开关上，使开关介质击穿，开关呈现导当编程电压加到编程开关上，使开关介质击穿，开关呈现导通状态。通状态。 如如Actel公司的公司的FPGA器件采用反熔丝编程工艺。器件采用反熔丝编程工艺。 （2）浮栅编程器件）浮栅编程器件 该类型器件采用浮栅编程技术，通过浮栅存储电荷的方法来该类型器件采用浮栅编程技术，通过浮栅存储电荷的方法来保存编程信息，属于保存编程信息，属于非易失可重复擦除非易失可重复擦除器件。器件。 这种器件的存储单元可分为光擦除电编程
13、存储单元、电擦除这种器件的存储单元可分为光擦除电编程存储单元、电擦除电编程存储单元和快闪存储单元（电编程存储单元和快闪存储单元（Flash）等。等。 光擦除电编程器件采用光擦除电编程器件采用EPROM工艺，器件中的编程元件为工艺，器件中的编程元件为一只浮栅一只浮栅MOS管。管。 2. 按编程工艺分类按编程工艺分类 15 当编程电压脉冲对浮栅当编程电压脉冲对浮栅MOS管的悬浮栅注入电子时，浮栅管的悬浮栅注入电子时，浮栅MOS管截止，编程点管截止，编程点断开断开。 当紫外线照射悬浮栅时，悬浮栅中的电子泄放，使浮栅当紫外线照射悬浮栅时，悬浮栅中的电子泄放，使浮栅MOS管恢复管恢复导通导通。 这种类型
14、这种类型PLD器件主要有器件主要有EPLD、CPLD等产品。等产品。 电擦除电编程器件采用浮栅隧道氧化物工艺，其存储单元为电擦除电编程器件采用浮栅隧道氧化物工艺，其存储单元为EEPROM或或Flash。 当加入编程电脉冲时，使悬浮栅注入电子，浮栅当加入编程电脉冲时，使悬浮栅注入电子，浮栅MOS管截管截止。止。 在擦除信息时，由电脉冲使悬浮栅中的电子通过隧道泄放，在擦除信息时，由电脉冲使悬浮栅中的电子通过隧道泄放，浮栅浮栅MOS管恢复导通，实现电擦除。管恢复导通，实现电擦除。 这种类型这种类型PLD器件主要有器件主要有GAL、ispLSI器件和器件和 CPLD等产品。等产品。 16 （3）SRA
15、M编程器件编程器件 在该类器件的芯片内，配置静态存储器在该类器件的芯片内，配置静态存储器SRAM。用来存储决用来存储决定系统逻辑功能和互连的配置数据。定系统逻辑功能和互连的配置数据。 SRAM属于属于易失元件易失元件，系统每次启动时，应先将编程数据从，系统每次启动时，应先将编程数据从外部外部EPROM或硬盘中加载到或硬盘中加载到SRAM中。中。 采用采用SRAM技术能很方便地配置新的编程数据，实现在线编技术能很方便地配置新的编程数据，实现在线编程。程。 例如，例如，Xilinx公司的公司的FPGA器件。器件。 3. 按基本结构分类按基本结构分类 常用的可编程逻辑器件都是基于常用的可编程逻辑器件
16、都是基于“与与-或或”阵列或门阵列基本阵列或门阵列基本结构发展起来的，因此从基本结构上可以分为两大类：结构发展起来的，因此从基本结构上可以分为两大类： 阵列型器件阵列型器件 单元型器件单元型器件17（1）阵列型器件）阵列型器件 这类器件是由与阵列和或阵列组成，采用了较大规模的逻辑这类器件是由与阵列和或阵列组成，采用了较大规模的逻辑单元，能有效地实现单元，能有效地实现“与与-或或”形式的逻辑函数。形式的逻辑函数。 包括低密度的包括低密度的PLD、EPLD和和CPLD。 例如，例如，Altera公司的公司的MAX系列的器件。系列的器件。（2）单元型器件）单元型器件 这种器件采用门阵列和分段式连线结
17、构，能有效地实现各种这种器件采用门阵列和分段式连线结构，能有效地实现各种大规模的逻辑函数。大规模的逻辑函数。 单元型器件的连线结构是采用长度不同的几种连线线段，经单元型器件的连线结构是采用长度不同的几种连线线段，经过相应开关元件的编程将内部逻辑单元连接起来，形成相应的过相应开关元件的编程将内部逻辑单元连接起来，形成相应的信号通路。信号通路。 例如，例如，Xilinx公司的公司的FPGA。 2.2 2.2.1 CPLD的基本结构的基本结构 复杂可编程逻辑器件（复杂可编程逻辑器件（CPLD ）采用采用E2PROM工艺，具有工艺，具有高高密度、高速度密度、高速度和和低功耗低功耗等优点。在等优点。在C
18、PLD中引入中引入在系统编程在系统编程（ISP）技术后，使技术后，使CPLD的应用更加方便灵活，深受设计人员的应用更加方便灵活，深受设计人员的青睐，现已成为电子系统设计的首选器件之一。的青睐，现已成为电子系统设计的首选器件之一。 目前，生产目前，生产CPLD器件的著名公司主要有美国的器件的著名公司主要有美国的Altera、AMD、Lattice、Cypress和和Xilinx等公司。等公司。 CPLD的产品多种多样，器件的结构也有很大的差异，但大的产品多种多样，器件的结构也有很大的差异，但大多数公司的多数公司的CPLD仍使用仍使用基于乘积项基于乘积项的阵列型单元结构。的阵列型单元结构。 例如，
19、例如，Altera公司的公司的MAX系列系列CPLD产品、产品、Xilinx公司和公司和Lattice公司的公司的CPLD产品都采用可编程乘积项阵列结构。产品都采用可编程乘积项阵列结构。 2.2.1 CPLD的基本结构的基本结构基于乘积项阵列型基于乘积项阵列型CPLD的组成：的组成： 逻辑块、逻辑块、I/O单元和可编程内部连线单元和可编程内部连线 包括实现乘积项的与阵列、乘积项分配和逻辑宏包括实现乘积项的与阵列、乘积项分配和逻辑宏单元等，用于实现各种逻辑功能。单元等，用于实现各种逻辑功能。 用于实现信号从器件输出，以及为输入信号提供用于实现信号从器件输出，以及为输入信号提供输入通道。通常具有输
20、入、输出和双向输入通道。通常具有输入、输出和双向I/O模式。模式。 逻辑块逻辑块 I/O单元单元 2.2.1 CPLD的基本结构的基本结构 可编程内部连线可编程内部连线 为各逻辑块之间，以及逻辑块和为各逻辑块之间，以及逻辑块和I/O单元之间提供单元之间提供互连网络，实现信号连线。互连网络，实现信号连线。 2.2.2 Altera公司的公司的CPLD一、一、MAX系列器件简介系列器件简介Altera公司的公司的CPLD主要有：主要有：Classic系列和系列和MAX系列。系列。 MAX系列产品采用乘积项阵列结构主要有：系列产品采用乘积项阵列结构主要有： MAX9000、MAX7000、MAX50
21、00、MAX3000A等系列。等系列。MAX系列器件性能表系列器件性能表器件系列器件系列 逻辑单逻辑单元结构元结构 互连互连结构结构 编程编程工艺工艺用户用户I/O引脚引脚 可用门可用门MAX9000乘积项乘积项连续式连续式EEPROM 168216 600012 000 MAX7000乘积项乘积项连续式连续式EEPROM 36212 60010000 MAX5000乘积项乘积项连续式连续式EEPROM 28100 6003750 MAX3000A乘积项乘积项连续式连续式EEPROM 34158 6005000 MAX7000S采用第二代的采用第二代的MAX结构，组成：结构，组成： 逻辑阵列块
22、逻辑阵列块LAB 可编程连线阵列可编程连线阵列PIA I/O控制块控制块 2.3.22.3.2 MAX7000SMAX7000S器件的结构和原理器件的结构和原理 宏单元宏单元MC 扩展乘积项扩展乘积项EPT 2.2.2 Altera公司的公司的CPLD二、二、MAX7000的结构和原理（以的结构和原理（以MAX7000S为例）为例） PIA 2.2.2 Altera公司的公司的CPLD由逻辑阵列由逻辑阵列块（块（LAB）、）、宏单元宏单元（MC）、）、扩展乘积项扩展乘积项（EPT），），可编程连可编程连线阵列线阵列（PIA）和和I/O控控制块五个制块五个部分组成。部分组成。4个专用输入个专用输
23、入 2.3 FPGA（现场可编程门阵列）（现场可编程门阵列）2.3.1 FPGA的基本结构的基本结构 世界上第一片世界上第一片FPGA由美国由美国Xilinx公司于公司于1985年率先推出。年率先推出。 进入进入21世纪之后，以世纪之后，以FPGA为核心的单片系统为核心的单片系统SOC和可编程和可编程系统系统SOPC有了显著的发展，单片有了显著的发展，单片FPGA的集成规模已达到几百的集成规模已达到几百万门，其工作速度已超过万门，其工作速度已超过300MHz。 FPGA在结构上已经实现了复杂系统所需要的主要功能，并在结构上已经实现了复杂系统所需要的主要功能，并将多种功能集成在一片将多种功能集成
24、在一片FPGA器件中，如嵌入式存储器、嵌入器件中，如嵌入式存储器、嵌入式乘法器、嵌入式处理器、高速式乘法器、嵌入式处理器、高速I/O缓冲器、外置存储器接口和缓冲器、外置存储器接口和实现数字信号处理的实现数字信号处理的DSP等功能。等功能。 随着随着FPGA性能的不断完善，性能的不断完善，FPGA器件的种类日益丰富器件的种类日益丰富,受受到世界范围内电子设计人员的普遍欢迎，并占据了较大的市场到世界范围内电子设计人员的普遍欢迎，并占据了较大的市场,其生产厂家也由原来的其生产厂家也由原来的Xilinx公司一家增加到公司一家增加到Altera、Actel、Lattice等十几家公司。等十几家公司。 目
25、前目前FPGA主要产品大致可以分为两大类：主要产品大致可以分为两大类：基于基于SRAM编程编程的的FPGA和和基于反熔丝基于反熔丝编程的编程的FPGA。 由可配置的逻辑模块（由可配置的逻辑模块（CLB，Configurable Logic Block）、）、可编程布线资源（可编程布线资源（PI，Programmable Interconnection）和可编程的输入和可编程的输入输出模块（输出模块（IOB，Input/Output Block）三部分组三部分组成。成。 可配置可配置逻辑模块逻辑模块可编程可编程I/O单元单元可编程可编程开关矩阵开关矩阵互连资源互连资源 2.3.1 FPGA的基本
26、结构的基本结构1.基于基于SRAM编程的编程的FPGA(Xilinx的逻辑单元阵列的逻辑单元阵列(LCA)器件器件) 基于基于SRAM编程的编程的FPGA主要结构特征：主要结构特征： 具有门阵列的逻辑模块（具有门阵列的逻辑模块（CLB）和互连通道结构，在结构和互连通道结构，在结构上逻辑资源和布线资源是分开的，并代表不同的特性；上逻辑资源和布线资源是分开的，并代表不同的特性； 具有多输入的逻辑单元，在实现完整的逻辑功能的同时，具有多输入的逻辑单元，在实现完整的逻辑功能的同时，可降低逻辑块的数量、减少设计布线的连线段、缩短信号的延可降低逻辑块的数量、减少设计布线的连线段、缩短信号的延时；时； 支持
27、双向和多资源的连线；支持双向和多资源的连线； 具有快速再配置功能，使产品开发周期减少。具有快速再配置功能，使产品开发周期减少。 优点：优点： 可以反复编程；可以反复编程； 开发设计不需要专门的编程器；开发设计不需要专门的编程器； 与与CMOS工艺的存储器兼容，芯片的价格比较低。工艺的存储器兼容，芯片的价格比较低。 2.3.1 FPGA的基本结构的基本结构 缺点：缺点： 器件掉电后，器件掉电后，SRAM中的配置数据会丢失。因中的配置数据会丢失。因此，在此，在FPGA器件的外部，需要器件的外部，需要附加一个只读存储附加一个只读存储器器PROM或或EPROM，用来保存这些配置数据，这用来保存这些配置
28、数据，这样会给配置数据的样会给配置数据的保密保密带来一定的带来一定的问题问题； 器件内部可编程连线和逻辑定义通过大量的器件内部可编程连线和逻辑定义通过大量的传输门开关来实现。由于电阻较大，导致信号的传传输门开关来实现。由于电阻较大，导致信号的传递递速度受到影响速度受到影响，限制限制了系统的了系统的工作频率工作频率。 2.3.1 FPGA的基本结构的基本结构 2. 基于反熔丝编程的基于反熔丝编程的FPGA 这类器件的逻辑结构采用基于多路选择器的基本这类器件的逻辑结构采用基于多路选择器的基本逻辑单元，配置数据放在反熔丝开关矩阵中，通过逻辑单元，配置数据放在反熔丝开关矩阵中，通过编程，使部分反熔丝介
29、质击穿，造成开关导通，从编程，使部分反熔丝介质击穿，造成开关导通，从而实现器件的编程。而实现器件的编程。 属于一次性可编程属于一次性可编程FPGA。 缺点：一次性编程，不便于修改和在系统升级。缺点：一次性编程，不便于修改和在系统升级。 优点：具有集成度高、功耗低、保密性强、抗辐优点：具有集成度高、功耗低、保密性强、抗辐射和抗干扰性能好、使用时无需附加存储器等。射和抗干扰性能好、使用时无需附加存储器等。 2.3.1 FPGA的基本结构的基本结构 2.3.2 Altera公司的公司的FPGA Altera公司也是世界上著名的公司也是世界上著名的PLD器件生产厂商，自器件生产厂商，自20世纪世纪90
30、年代以后，其高密度的年代以后，其高密度的PLD产品发展很快，多年来一直占据产品发展很快，多年来一直占据着同行业领先的地位，是目前全球着同行业领先的地位，是目前全球PLD器件的最大供应商之一。器件的最大供应商之一。 该公司的产品具有该公司的产品具有高性能、高集成度高性能、高集成度和和高性价比高性价比等优点等优点,并且并且器件内部连线采用器件内部连线采用连续式互连结构连续式互连结构，实现了器件延时的预测，实现了器件延时的预测，加上提供了功能全面的开发工具和丰富的加上提供了功能全面的开发工具和丰富的IP核、宏功能库等，核、宏功能库等，使得该公司的使得该公司的PLD产品深受众多用户的青睐，并在各个领域
31、中产品深受众多用户的青睐，并在各个领域中得到了广泛的应用。得到了广泛的应用。 Altera公司的公司的FPGA主要产品有：主要产品有： FLEX、ACEX、APEX、Mercury、Excalibur、Cyclone、Arria和和Stratix等。等。 2.3.2 Altera公司的公司的FPGA 一、一、FLEX 10K系列的系列的FPGA Altera公司生产的公司生产的FLEX(Flexible Logic Element Matrix，灵活逻辑单元矩阵灵活逻辑单元矩阵) 10K系列的系列的FPGA采用了可重复配置的采用了可重复配置的CMOS SRAM编程工艺和灵活逻辑单元矩阵编程工艺
32、和灵活逻辑单元矩阵FLEX框架，具有框架，具有高密度、可在线配置高密度、可在线配置、高速度高速度与与连续式布线结构连续式布线结构、低成本、低低成本、低功耗功耗等特点。等特点。 FLEX10K系列是系列是Altera于于1998年推出的，它的集成度达到了年推出的，它的集成度达到了10万门级，而且，它还是业界首次集成了万门级，而且，它还是业界首次集成了嵌入式阵列块（嵌入式阵列块（EAB）的芯片。所谓的芯片。所谓EAB，实际上是一种大规模的，实际上是一种大规模的SRAM资源，它可资源，它可以被方便地设置为以被方便地设置为RAM、ROM、FIFO以及双口以及双口RAM等存储等存储器。器。EAB的出现极
33、大地拓展了的出现极大地拓展了PLD芯片的应用领域芯片的应用领域。 该系列包括该系列包括FLEX10K、FLEX10KA、FLEX10KE和和FLEX10KV等多个产品，具有类似的结构。等多个产品，具有类似的结构。 1.器件结构器件结构 嵌入式阵列块嵌入式阵列块 嵌入阵列嵌入阵列 逻辑阵列块逻辑阵列块 局部互连通道局部互连通道 逻辑单元逻辑单元 逻辑阵列逻辑阵列 I/OI/O单元单元 逻辑阵列逻辑阵列 2.3.2 Altera公司的公司的FPGA FLEX10KFLEX10K的内部结构由四个部分组成：的内部结构由四个部分组成： 嵌入式阵列块嵌入式阵列块EABEAB 逻辑阵列块逻辑阵列块LABLA
34、B 快速通道快速通道FTFT 输入输出单元输入输出单元IOEIOE 由一组由一组LE组成一个组成一个LAB，LAB按行和列排成一个矩阵，并且在每一行中按行和列排成一个矩阵，并且在每一行中放置了一个放置了一个EAB。在器件内部，信号的互连及信号与器件引脚的连接由快。在器件内部，信号的互连及信号与器件引脚的连接由快速通道提供，在每行或每列快速通道互连线的两端连接着若干个速通道提供，在每行或每列快速通道互连线的两端连接着若干个IOE。 FLEX 10K器件内部含有一个嵌入阵列和一个逻辑阵列。器件内部含有一个嵌入阵列和一个逻辑阵列。 FLEX 10K器件含有一个能高速且连续的快速互连通道。器件含有一个
35、能高速且连续的快速互连通道。 FLEX 10K器件配有多功能的器件配有多功能的I/O单元。单元。 FLEX 10K器件提供了器件提供了6个专用输入引脚和驱动寄存器的控个专用输入引脚和驱动寄存器的控制输入。制输入。 FLEX 10K器件具有高密度和高性能特性。器件具有高密度和高性能特性。 FLEX 10K器件设有一个优化接口，允许微处理器对器件器件设有一个优化接口，允许微处理器对器件进行串行或并行、同步或异步配置。进行串行或并行、同步或异步配置。 FLEX 10K器件能实现在线重新配置的实时操作。器件能实现在线重新配置的实时操作。 FLEX 10K器件支持多电压接口，可在器件支持多电压接口，可在
36、2.5V、3.3V和和5V电电压下工作，并遵守压下工作，并遵守PCI总线规定。总线规定。结构特点：结构特点： 2.3.2 Altera公司的公司的FPGA 嵌入阵列由一系列嵌入式阵列块嵌入阵列由一系列嵌入式阵列块EAB构成。构成。 EAB是一种在输入是一种在输入/输出端口带有触发器的输出端口带有触发器的RAM电路，它既电路，它既可以作为存储器使用，也可以用来实现逻辑功能。可以作为存储器使用，也可以用来实现逻辑功能。 当实现存储功能时，每个当实现存储功能时，每个EAB提供提供2048个字节，可用来完个字节，可用来完成成RAM、ROM和和FIFO功能。功能。 当实现逻辑功能时，每个当实现逻辑功能时
37、，每个EAB可提供可提供100600个逻辑门，个逻辑门，用以实现复杂的逻辑运算。用以实现复杂的逻辑运算。 对于一些通用的逻辑功能，可通过对对于一些通用的逻辑功能，可通过对EAB的编程，产生一的编程，产生一个查找表个查找表LUT，根据查表的结果来实现其逻辑功能。，根据查表的结果来实现其逻辑功能。 1. 嵌入式阵列块嵌入式阵列块(EAB) 2.3.2 Altera公司的公司的FPGA 组成：组成：可编程可编程RAMRAM输入寄存器输入寄存器输出寄存器输出寄存器局部互连通道局部互连通道控制电路控制电路输出电路输出电路可编程可编程RAMRAM：用来存储数据，实现逻辑功能。共有用来存储数据，实现逻辑功能
38、。共有20482048字节的字节的容量。可配置成容量。可配置成2562568 8、5125124 4、102410242 2和和204820481 1等多种规格的等多种规格的RAMRAM。 输入寄存器：输入寄存器：用来完成暂存用来完成暂存RAMRAM的输入数据、地址信息和写使的输入数据、地址信息和写使能信号，能信号，由由D D触发器和多路选择器组成，可实现触发器和多路选择器组成，可实现RAMRAM的直接的直接输入和寄存器输入。输入和寄存器输入。 输出寄存器：输出寄存器：用来暂存用来暂存RAMRAM的输出数据，的输出数据，由由D D触发器和多路选择触发器和多路选择器组成，可实现器组成，可实现RA
39、MRAM的直接的直接输出和寄存器输出。输出和寄存器输出。 局部互连通道：局部互连通道：是一个可编程布线区是一个可编程布线区, 为为EABEAB提供数据输入、地址提供数据输入、地址输入、写使能控制及寄存器的时钟。其输入来自输入、写使能控制及寄存器的时钟。其输入来自行互连通路行互连通路, 输出驱动输入寄存器和控制电路。输出驱动输入寄存器和控制电路。控制电路：控制电路：由三个多路选择器组成，为由三个多路选择器组成，为RAMRAM和输入、输出寄存器和输入、输出寄存器提提供写使能信号和时钟信号。供写使能信号和时钟信号。 其输入来自行互连通路、专用输入及全局信号其输入来自行互连通路、专用输入及全局信号 。
40、输出电路：输出电路：由多路选择器组成，用来完成由多路选择器组成，用来完成EABEAB的数据输出和列互连的数据输出和列互连通道向行互连通道的信息传递。通道向行互连通道的信息传递。可编程可编程RAMRAM专用输入与专用输入与全局信号全局信号RESETRESET 2.3.2 Altera公司的公司的FPGA 逻辑阵列块逻辑阵列块LABLAB是由是由8 8个逻辑单元个逻辑单元(LE)(LE)、两条专用高速通、两条专用高速通路（进位链和级联链）、局部互连通道、控制电路和输出驱路（进位链和级联链）、局部互连通道、控制电路和输出驱动电路等构成。动电路等构成。 2. 逻辑阵列块逻辑阵列块(LAB)逻辑单元：逻
41、辑单元： LE1LE8 进位链：进位链：级联链：级联链： 进位输入和进位输出进位输入和进位输出 级联输入和级联输出级联输入和级联输出 控制电路：控制电路： F1 输出电路：输出电路： F2和F3 LE1LE1LE2LE2LE3LE3LE4LE4LE5LE5LE6LE6LE7LE7LE8LE8进位进位输入输入进位进位输出输出级联级联输入输入级联级联输出输出LABLAB控制信号控制信号专用输入专用输入与全局信号与全局信号列到行列到行互连通道互连通道 2.3.2 Altera公司的公司的FPGA I/O引脚或借助引脚或借助LAB局部互连的任何内部信号直接驱动，专用输入端一般用局部互连的任何内部信号直
42、接驱动，专用输入端一般用作公共的时钟、清除或置位信号。作公共的时钟、清除或置位信号。 LAB可给可给8个个LE提供提供4个控制个控制信号，信号，2个可用作时钟，个可用作时钟，2个用个用作清除作清除/置位逻辑控制。置位逻辑控制。LAB的的控制信号可由专用输入引脚、控制信号可由专用输入引脚、逻辑单元（逻辑单元（LE）LELE的组成：的组成：四输入的查找表四输入的查找表(LUT)、进位链、级联链、可编程触发器、进位链、级联链、可编程触发器复位复位/置位逻辑电路、时钟选择电路、输出驱动电路置位逻辑电路、时钟选择电路、输出驱动电路 2.3.2 Altera公司的公司的FPGA 逻辑单元逻辑单元LELE
43、查找表查找表LUTLUT 是一个函数发生器，是一个函数发生器，它能快速计算四变量的任它能快速计算四变量的任何逻辑函数。数据输入来何逻辑函数。数据输入来自自LABLAB的局部互连通道。的局部互连通道。 可编程触发器可编程触发器 可以设置成可以设置成D D、T T、JKJK或或RSRS触发器的功能，其输触发器的功能，其输入信号由接在输入端的多入信号由接在输入端的多路选择器控制，既可以选路选择器控制，既可以选择级联链的输出信号，也择级联链的输出信号，也可以选择来自可以选择来自LABLAB互连通互连通道的道的DATA4DATA4的信号。的信号。 复位复位/置位逻辑电路置位逻辑电路 为触发器提供复位和为
44、触发器提供复位和置位信号。置位信号。复位复位/ /置位信号：置位信号： LAB_CTRL1 LAB_CTRL1 LAB_CTRL2 LAB_CTRL2 RESET RESET（总复位）（总复位） DATA3 DATA3 时钟选通电路时钟选通电路 为触发器提供时钟信为触发器提供时钟信号，使触发器完成同步操号，使触发器完成同步操作。作。 时钟信号由专用时钟时钟信号由专用时钟输入、全局信号、输入、全局信号、I/OI/O引引脚和局部互连通道的内部脚和局部互连通道的内部逻辑提供，分别为：逻辑提供，分别为： LAB_CLK1 LAB_CLK1 LAB_CLK2 LAB_CLK2 输出驱动电路输出驱动电路
45、由两个多路选择器组成由两个多路选择器组成，产生两个输出端，分别，产生两个输出端，分别驱动局部互连通道和快速驱动局部互连通道和快速互连通道。互连通道。 每个输出都可以形成两每个输出都可以形成两种输出方式：种输出方式：直接输出（组合输出）直接输出（组合输出）寄存器输出寄存器输出( (时序输出时序输出) ) 2.3.2 Altera公司的公司的FPGA 逻辑单元逻辑单元LELE 进位链进位链 实现实现n n位全加器的进位链操作位全加器的进位链操作 C0 C0 A1A1B1B1A2A2B2B2A An nB Bn nS1S1S2S2S Sn nC Cn n 2.2.3.2 Altera3.2 Alte
46、ra公司的公司的FPGAFPGA 逻辑单元逻辑单元LELE 级联链级联链 实现实现4n变量逻辑函数的级联变量逻辑函数的级联链链 逻辑逻辑“与与”级联级联链链 逻辑逻辑“或或”级联级联链链D4D411D8D855D4D4n n(4(4n n-3)-3)D4D411D8D855D4D4n n(4(4n n-3)-3) 2.2.3.2 Altera3.2 Altera公司的公司的FPGAFPGA 3 3快速通道（快速通道（FTFT） 不同不同LABLAB中的中的LELE与器件与器件I/OI/O引脚之间的连接是通过快速通引脚之间的连接是通过快速通道互连实现的。快速通道是贯穿整个器件长和宽的一系列水道互
47、连实现的。快速通道是贯穿整个器件长和宽的一系列水平和垂直的连续式布线通道，由若干组行连线和列连线组成。平和垂直的连续式布线通道，由若干组行连线和列连线组成。每一组行连线视器件大小的不同可以有每一组行连线视器件大小的不同可以有144144根、根、216216根或根或312312根，每一组列连线均为根，每一组列连线均为2424根。根。 快速通道由快速通道由“行连线带行连线带”和和“列连线带列连线带”组成。采用这组成。采用这种布线结构，即使对于复杂的设计也可预测其性能。相反，种布线结构，即使对于复杂的设计也可预测其性能。相反，采用其他连线结构采用其他连线结构( (如分段式连线结构如分段式连线结构)
48、)会增加逻辑资源之间会增加逻辑资源之间的延时，从而使性能下降。的延时，从而使性能下降。 2.2.3.2 Altera3.2 Altera公司的公司的FPGAFPGA 4 4输入输入/ /输出单元输出单元(IOE)(IOE) I/OI/O引脚由引脚由I/OI/O单元单元(IOE)(IOE)驱动。驱动。IOEIOE位于快速通道和行和位于快速通道和行和列的末端，包含一个双向列的末端，包含一个双向I/OI/O缓冲器和一个寄存器，这个寄缓冲器和一个寄存器，这个寄存器可以用作需要快速建立时间的外部数据的存器可以用作需要快速建立时间的外部数据的输入寄存器输入寄存器，也可以作为要求快速也可以作为要求快速“时钟
49、到输出时钟到输出”性能的性能的输出寄存器输出寄存器。IOEIOE可以被配置成可以被配置成输入、输出或双向口输入、输出或双向口。 FLEX10KFLEX10K的的IOEIOE具有许多有用的具有许多有用的特性特性，如，如JTAGJTAG编程支持、编程支持、摆率控制、三态缓冲摆率控制、三态缓冲和和漏极开路输出漏极开路输出等。等。FLEX10KFLEX10K还提供了还提供了6 6个专用输入引脚个专用输入引脚，这些引脚用来，这些引脚用来驱动驱动IOEIOE存储器的控制端存储器的控制端，使用了专用的布线通道，以便具有比快速通道更短的延迟和使用了专用的布线通道，以便具有比快速通道更短的延迟和更小的偏移。专用
50、输入中的更小的偏移。专用输入中的4 4个输入引脚可用来驱动全局信个输入引脚可用来驱动全局信号号，内部逻辑也可以驱动这，内部逻辑也可以驱动这4 4个全局信号。个全局信号。 2.2.3.2 Altera3.2 Altera公司的公司的FPGAFPGA 由一个三态缓冲器、一个触发器和实现多功能控制的多由一个三态缓冲器、一个触发器和实现多功能控制的多路选择器，以及外围控制总线组成。路选择器，以及外围控制总线组成。 IOEIOE的结构的结构 触发器触发器F1F1：既可作为输入寄存既可作为输入寄存器，也可作为输出寄存器。器，也可作为输出寄存器。 缓冲器缓冲器G2G2：具有三态输出、集具有三态输出、集电极开