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1、Good is good, but better carries it.精益求精，善益求善。基于FPGA的FIR滤波器设计-基于FPGA的FIR滤波器设计一、设计目的为了帮助学生深入理解和消化基本理论、进一步提高综合应用能力并且锻炼独立解决问题的能力，我们将数字信号处理、集成电路原理与应用和FPGA系统设计与应用几门课程融合在一起开设的FPGA综合实验课程设计。本次完成的是利用FPGA来完成FIR滤波器的设计、程序设计和实验调试任务。二、设计要求（1）基本要求利用所学知识，采用VHDL语言完成FIR滤波器的设计仿真。要求用VHDL编程设计底层文件，顶层文件可任意（可用原理图方式或文本方式）；完
2、成仿真文件（包括MATLAB和QUARTUSII两种仿真）并对其结果比较。具体设计指标如下：（1）采样频率；（2）截止频率；（3）输入序列为10位（最高位为符号位）；（4）窗口类型为kaiser窗，=0.5；（5）滤波器长度为16；（6）输出结果保留10位。（2）提高部分根据所学知识，设计出一个具有频率控制功能DDS，要求输出频率分别为10KHz和100KHz，将输出的两路数字信号进行叠加，并通过所设计的FIR滤波器进行滤波，将滤波输出的数字信号通过D/A转换电路输出波形，并用示波器观察输出波形，并完成测试结果分析。结构框图如图1-1所示。图2-1整体结构框图三、设计原理3.1FIR滤波器由线
3、性系统理论可知，在某种适度条件下，输入到线性系统的一个冲击完全可以表征系统。当我们处理有限的离散数据时，线形系统的响应（包括对冲击的响应）也是有限的。若线性系统仅是一个空间滤波器，则通过简单地观察它对冲击的响应，我们就可以完全确定该滤波器。通过这种方式确定的滤波器称为有限冲击响应（FIR)滤波器。3.2线性FIR滤波器原理FIR滤波器响应（简称FIR）系统的单位脉冲响应为有限长序列，系统函数在有限z平面上不存在极点，其运算结构中不存在反馈支路，即没有环路。如果的长度为N，则它的系统函数和差分方程一般具有如下形式：根据差分方程直接画出FIR滤波器的结构，称为直接型结构。如图3-1所示：图3-1F
4、IR滤波器直接结构FIR滤波器的特点：单位脉冲响应序列为有限个；可快速实现；可得到线性相位；滤波器阶数较高。对线性时不变系统保持线性相位的条件是：单位脉冲响应为偶对称或奇对称。即：为设计线性滤波器，应保证h(n)为对称的。若N为偶数，其线性相位FIR滤波器的对称结构流图如图3-2所示：图3-2若N为偶数线性相位FIR滤波器的对称结构流图图中：“+1”对应偶对称情况，“-1”对应奇对称情况。当n为奇数时，支路断开。若N为奇数，其线性相位FIR滤波器的对称结构流图如图3-3：图3-3N为奇数线性相位FIR滤波器的对称结构流图其中y（n）和x（n）分别是输出和输入序列。有限冲激响应滤波器的一种直接型
5、实现，可由式（2）生成，M=5的情况如图3-4（a）所示。其转置，如图3-4（b）所示，是第二个直接型结构。通常一个长度为M的有限冲激响应滤波器由M个系数描述，并且需要M个乘法器和(M-1)个双输入加法器来实现。图3-4（a）直接型一图3-4（b）直接型二长度为M的线性相位有限冲激响应滤波器由对称的冲激响应h（n）=h（M-1-n）或反对称的冲激响应h（n）=-h（M-1-n）描述。利用线性相位有限冲激响应滤波器的对称（或反对称）性质，可以将传输函数的直接型实现所需的乘法器总量减少一半。例如，图3-5显示了一个具有对称冲击响应的、长度为7的有限冲激响应传输函数的实现。图3-5线性相位有限冲激响
6、应结构四、设计方案因为N=16为偶数，根据老师上课时所讲，可以按照上面第一个原理图设计滤波器，如图4-1所示。图4-1若N为偶数线性相位FIR滤波器的对称结构流图本设计取为偶对称的情况，则图中：应取“+1”。由上图可分析得到，要完成滤波器的设计，需要设计的底层文件包括延时单元、加法电路单元、乘以负一单元、乘法器单元及截取10位数单元。由各单元VHDL编程后，生成相应的符号文件。最后连接成顶层原理图。整个电路的原理图设置方案如图4-2所示：图4-2滤波器整体设计方案原理图五、设计内容及结果分析首先使用matlab计算出符合设计要求的滤波器冲激响应系数。后将整个电路规划为语言编辑和原理图编辑两个单
7、元，其中语言编辑部分负责编辑整个滤波器电路中所需用的单元器件，包括寄存器、加法器、减法器以及乘法器几个单元器件；最后将所有的器件连接成顶层原理图。在进行编译及仿真。5.1基于matlab的FIR滤波器系数计算在matlab命令编辑窗口输入Fdatool指令，再点回车即可打开FilterDesign&AnalysisTool窗口，在该工具的帮助下，我们就可以完成f.i.r.滤波器系数的计算。Fdatool界面总共分两大部分，一部分是designfilter，在界面的下半部分，用来设置滤波器的设计参数，另一部分则是特性区，在界面的上半部分，用来显示滤波器的各种特性。designfilter部分主要
8、分为：ResponseType（响应类型）选项，包括Lowpass（低通）、Highpass（高通）、Bandpass（带通）、Bandstop（带阻）和特殊的滤波器。根据本次作业要求，在该选项中选择Lowpass选项。DesignMethod（设计方法）选项，包括IIR滤波器的Butterworth（巴特沃思）法、ChebyshevTypei（切比雪夫i型）法、ChebyshevTypeii（切比雪夫ii型）法、Elliptic（椭圆滤波器）法等和Window（窗函数）法等多种方法。结合本次课设要求，选择FIR滤波器的窗函数法进行设计。选定窗函数法后，会在右侧出现Options区域，进行窗函
9、数法相关参量的设置，根据作业要求选择Kaiser窗并设置Beta为：0.5。FilterOrder（滤波器阶数）选项，定义滤波器的阶数，包括Specifyorder（指定阶数）和Minimumorder（最小阶数）。在Specifyorder中填入所要设计的滤波器的阶数（n阶滤波器，specifyordern-1），如果选择Minimumorder则matlab根据所选择的滤波器类型自动使用最小阶数。本次作业要求设计16阶滤波器，所以选定Specifyorder并填入15。FrenquencySpecifications选项，可以详细定义频带的各参数，包括采样频率Fs和频带的截止频率。它的具体
10、选项由ResponseType选项和DesignMetho选项决定。我们要求的Lowpass（低通）滤波器只需要定义Fs=80KHz、Fc=10KHz。本次课设中的参数全部设定后的结果如图5-1所示。图5-1参数全部设定后图参数设定完毕，单击工具窗口下方的DesignFilter按钮，就开始进行相关参数计算。在计算结果中可以看到该滤波器的一些相关曲线，如幅频响应（如图5-2）、相频响应（如图5-3）、冲激响应（如图5-4）等。图形如下：图5-2幅频响应曲线图5-3相频响应曲线图5-4冲激响应计算的结果可通过File下拉菜单中的Export命令取出，点击Export打开Export对话框（如图5
11、-5），点击Export按钮可将滤波器系数数据存放到当前工作空间，并以Num命名。图5-5冲激系数输出对话框保存并关闭滤波器设计分析工具回到matlab主窗口，在命令编辑区输入Num可得到工具的计算结果（如图5-6）。图5-6输出在matlab的冲激系数对FIR滤波器的系数进行调整，做整数化操作。可得到滤波器整数化的系数为-31-88-106-547023940149949940123970-54-106-88-31，如图5-7所示：图5-7整数化后的冲激系数5.2单元器件的编辑及仿真5.2.1、寄存器模块在本次课设中延迟单元可用寄存器来替代，寄存器用于寄存一组二值代码，只要求它们具有置1、置
12、0的功能即可。在本设计中使用带异步复位rst端的D触发器，当rst=1时，输出信号q=0，当rst=0且上升沿脉冲到达时q=d，即延迟了一个在周期。其程序代码如下：-LIBRARYieee;USEieee.std_logic_1164.all;ENTITYjicunqiISPORT(rst,clk:INSTD_LOGIC;d:INSTD_LOGIC_VECTOR(9DOWNTO0);q:OUTSTD_LOGIC_VECTOR(9DOWNTO0);ENDjicunqi;ARCHITECTUREdff16OFjicunqiISBEGINPROCESS(rst,clk)BEGINIF(rst=1)T
13、HENq0);ELSIF(clkEVENTANDclk=1)THENq=d;ENDIF;ENDPROCESS;ENDdff16;程序编译后就可进行仿真，仿真结果如图5-8所示：图5-8寄存器模块仿真结果由上图可知，与预期相符，即设计正确，再将其生成为一个元件以便后来调用，其生成图如图5-9所示。图5-9寄存器元件图5.2.2、加法器模块即实现两个有符号数的相加运算。即将输入的两数，在时钟脉冲到来时相加运算，输出结果。在本设计中共有8个：两个10位有符号数相加产生一个11位有符号数的加法器、一个18位和19位有符号数相加产生20位有符号数的加法器、一个两个20位有符号数相加产生一个21位有符号数
14、的加法器、一个两个19位有符号数相加产生一个20位有符号位数的加法器、一个20位和21位有符号数相加产生22位有符号数的加法器，以及一个20位和22位有符号数相加产生23位有符号数的加法器电路。具体如下：两个10位有符号数相加产生一个11位有符号数的加法器设计：由分析可写出如下程序：LIBRARYieee;USEieee.std_logic_1164.all;USEieee.std_logic_arith.all;ENTITYadd101011ISPORT(a,b:INSIGNED(9DOWNTO0);clk:INSTD_LOGIC;s:OUTSIGNED(10DOWNTO0);ENDadd1
15、01011;ARCHITECTUREsum101011OFadd101011ISBEGINPROCESS(clk)BEGINIF(clkEVENTANDclk=1)THENs=(a(9)&a)+(b(9)&b);ENDIF;ENDPROCESS;ENDsum101011;程序编译后就可进行仿真，仿真结果如图5-10所示：图5-10两个10位有符号数相加结果波形图由上图可知，与预期相符，即设计正确，再将其生成为一个元件以便后来调用，其生成图如图5-11所示图5-11两个10位有符号数相加元件图 18位和19位有符号数相加产生20位有符号数的加法器设计：由分析可写出如下程序：LIBRARYieee
16、;USEieee.std_logic_1164.all;USEieee.std_logic_arith.all;ENTITYadd181920ISPORT(a:INSIGNED(17DOWNTO0);b:INSIGNED(18DOWNTO0);clk:INSTD_LOGIC;s:OUTSIGNED(19DOWNTO0);ENDadd181920;ARCHITECTUREsum7023918OFadd181920ISBEGINPROCESS(clk)BEGINIF(clkEVENTANDclk=1)THENs=(a(17)&a(17)&a)+(b(18)&b);ENDIF;ENDPROCESS;
17、ENDsum7023918;程序编译后就可进行仿真，仿真结果如图5-12所示：图5-1218位和19位有符号数相加结果波形图由上图可知，与预期相符，即设计正确，再将其生成为一个元件以便后来调用，其生成图如图5-13所示图5-1318位和19位有符号数相加元件图 两个20位有符号数相加产生一个21位有符号数的加法器设计：由分析可写出如下程序：LIBRARYieee;USEieee.std_logic_1164.all;USEieee.std_logic_arith.all;ENTITYadd202021ISPORT(a:INSIGNED(19DOWNTO0);b:INSIGNED(19DOWNT
18、O0);clk:INSTD_LOGIC;s:OUTSIGNED(20DOWNTO0);ENDadd202021;ARCHITECTUREsum40149919OFadd202021ISBEGINPROCESS(clk)BEGINIF(clkEVENTANDclk=1)THENs=(a(19)&a)+(b(19)&b);ENDIF;ENDPROCESS;ENDsum40149919;程序编译后就可进行仿真，仿真结果如图5-14所示：图5-14两个20位有符号数相加结果波形图由上图可知，与预期相符，即设计正确，再将其生成为一个元件以便后来调用，其生成图如图5-15所示图5-15两个20位有符号数相
19、加元件图两个19位有符号数相加产生一个20位有符号位数的加法器设计：由分析可写出如下程序：LIBRARYieee;USEieee.std_logic_1164.all;USEieee.std_logic_arith.all;ENTITYadd191920ISPORT(a:INSIGNED(18DOWNTO0);b:INSIGNED(18DOWNTO0);clk:INSTD_LOGIC;s:OUTSIGNED(19DOWNTO0);ENDadd191920;ARCHITECTUREsum181819OFadd191920ISBEGINPROCESS(clk)BEGINIF(clkEVENTAND
20、clk=1)THENs=(a(18)&a)+(b(18)&b);ENDIF;ENDPROCESS;ENDsum181819;程序编译后就可进行仿真，仿真结果如图5-16所示：图5-16两个19位有符号数相加结果波形图由上图可知，与预期相符，即设计正确，再将其生成为一个元件以便后来调用，其生成图如图5-17所示图5-17两个19位有符号数相加元件图20位和21位有符号数相加产生22位有符号数的加法器：由分析可写出如下程序：LIBRARYieee;USEieee.std_logic_1164.all;USEieee.std_logic_arith.all;ENTITYadd202122ISPORT
21、(a:INSIGNED(19DOWNTO0);b:INSIGNED(20DOWNTO0);clk:INSTD_LOGIC;s:OUTSIGNED(21DOWNTO0);ENDadd202122;ARCHITECTUREsum192021OFadd202122ISBEGINPROCESS(clk)BEGINIF(clkEVENTANDclk=1)THENs=(a(19)&a(19)&a)+(b(20)&b);ENDIF;ENDPROCESS;ENDsum192021;程序编译后就可进行仿真，仿真结果如图5-18所示：图5-1820位和21位有符号数相加结果波形图由上图可知，与预期相符，即设计正确
22、，再将其生成为一个元件以便后来调用，其生成图如图5-19所示图5-1920位和21位有符号数相加元件图20位和22位有符号数相加产生23位有符号数的加法器电路设计（最后一级带舍位）：在此加法器电路中在引入低位舍去功能只保留最终10位输出，最终保留10位输出采用了直接取输出23位数的高十位的方法，因此在输出中近似等于除掉了213即8192以后的结果。为了比较，特又引出了一个23位全输出引脚（quan）。其程序如下：LIBRARYieee;USEieee.std_logic_1164.all;USEieee.std_logic_arith.all;ENTITYadd202223ISPORT(a:I
23、NSIGNED(19DOWNTO0);b:INSIGNED(21DOWNTO0);quan:OUTSIGNED(22DOWNTO0);clk:INSTD_LOGIC;s:OUTSIGNED(9DOWNTO0);ENDadd202223;ARCHITECTUREsum192110OFadd202223ISBEGINPROCESS(clk)VARIABLEc:SIGNED(22DOWNTO0);BEGINIF(clkEVENTANDclk=1)THENc:=(a(19)&a(19)&a(19)&a)+(b(21)&b);ENDIF;s=c(22DOWNTO13);quan0);BEGINPROCE
24、SS(Din1,Din2,clk)BEGINIFclkeventandclk=1THENDout0);BEGINPROCESS(Din1,Din2,clk)BEGINIFclkeventandclk=1THENDout=s2-Din1-s1;ENDIF;ENDPROCESS;ENDsub1065417;程序编译后就可进行仿真，仿真结果如图5-24所示：图5-24-106和-54的减法器结果仿真图由上图可知，与预期相符，即设计正确，再将其生成为一个元件以便后来调用，其生成图如图5-25所示;图5-25-106和-54的减法器元件图5.2.4、乘法器模块：实现输入带符号数据与固定数据两个二进制数的
25、乘法运算。当到达时钟上升沿时，将两数输入，运算并输出结果。从资源和速度方面考虑，常系数乘法运算可用移位相加来实现。将常系数分解成几个2的幂的和形式，然后再分别进行运算。滤波器系数分别为-31、-88、-106、-54、70、239、401、499、499、401、239、70、-54、-106、-88、-31。算法：其中带负号数先乘去负号的整数部分，在后面的求和中做减法运算。编码方式如下：31被编码为25-20、88被编码为26+24+23、106被编码为26+25+23+21、54被编码为26-23-21、70被编码为26+22+21、239被编码为28-24-20、401被编码为29-27
26、+24+20、499被编码为29-23-22-20。具体如下：乘31电路设计：由分析可写出如下程序：LIBRARYieee;USEieee.std_logic_1164.all;USEieee.std_logic_arith.all;ENTITYmult31ISPORT(clk:INSTD_LOGIC;Din:INSIGNED(10DOWNTO0);Dout:OUTSIGNED(15DOWNTO0);ENDmult31;ARCHITECTUREmul31OFmult31ISSIGNALs1:SIGNED(15DOWNTO0);SIGNALs2:SIGNED(10DOWNTO0);SIGNALs
27、3:SIGNED(15DOWNTO0);BEGINA1:PROCESS(Din,s1,s2,s3)BEGINs1=Din&00000;s2=Din;IF(Din(10)=0)THENs3=(0&s1(14downto0)-(00000&s2(10DOWNTO0);ELSEs3=(1&s1(14downto0)-(11111&s2(10DOWNTO0);ENDIF;ENDPROCESS;A2:PROCESS(clk,s3)BEGINIFclkEVENTANDclk=1THENDout=s3;ENDIF;ENDPROCESS;ENDmul31;程序编译后就可进行仿真，仿真结果如图5-26所示：图5
28、-26乘31电路结果仿真图由上图可知，与预期相符，即设计正确，再将其生成为一个元件以便后来调用，其生成图如图5-27所示;图5-27乘31电路元件图乘88电路设计：由分析可写出如下程序：LIBRARYieee;USEieee.std_logic_1164.all;USEieee.std_logic_arith.all;ENTITYmult88ISPORT(clk:INSTD_LOGIC;Din:INSIGNED(10DOWNTO0);Dout:OUTSIGNED(17DOWNTO0);ENDmult88;ARCHITECTUREmult88OFmult88ISSIGNALs1:SIGNED(1
29、6DOWNTO0);SIGNALs2:SIGNED(14DOWNTO0);SIGNALs3:SIGNED(13DOWNTO0);SIGNALs4:SIGNED(17DOWNTO0);BEGINA1:PROCESS(Din,s1,s2,s3)BEGINs1=Din&000000;s2=Din&0000;s3=Din&000;IF(Din(10)=0)THENs4=(0&s1(16downto0)+(000&s2(14DOWNTO0)+(0000&s3(13DOWNTO0);ELSEs4=(1&s1(16downto0)+(111&s2(14DOWNTO0)+(1111&s3(13DOWNTO0)
30、;ENDIF;ENDPROCESS;A2:PROCESS(clk,s4)BEGINIFclkEVENTANDclk=1THENDout=s4;ENDIF;ENDPROCESS;ENDmult88;程序编译后就可进行仿真，仿真结果如图5-28所示：图5-28乘88电路结果仿真图由上图可知，与预期相符，即设计正确，再将其生成为一个元件以便后来调用，其生成图如图5-29所示;图5-29乘88电路元件图乘106电路设计：由分析可写出如下程序：LIBRARYieee;USEieee.std_logic_1164.all;USEieee.std_logic_arith.all;ENTITYmult106I
31、SPORT(clk:INSTD_LOGIC;Din:INSIGNED(10DOWNTO0);Dout:OUTSIGNED(17DOWNTO0);ENDmult106;ARCHITECTUREmult106OFmult106ISSIGNALs1:SIGNED(16DOWNTO0);SIGNALs2:SIGNED(15DOWNTO0);SIGNALs3:SIGNED(13DOWNTO0);SIGNALs4:SIGNED(11DOWNTO0);SIGNALs5:SIGNED(17DOWNTO0);BEGINA1:PROCESS(Din,s1,s2,s3,s4)BEGINs1=Din&000000;s
32、2=Din&00000;s3=Din&000;s4=Din&0;IF(Din(10)=0)THENs5=(0&s1(16downto0)+(00&s2(15DOWNTO0)+(0000&s3(13DOWNTO0)+(000000&s4(11DOWNTO0);ELSEs5=(1&s1(16downto0)+(11&s2(15DOWNTO0)+(1111&s3(13DOWNTO0)+(111111&s4(11DOWNTO0);ENDIF;ENDPROCESS;A2:PROCESS(clk,s5)BEGINIFclkEVENTANDclk=1THENDout=s5;ENDIF;ENDPROCESS;
33、ENDmult106;程序编译后就可进行仿真，仿真结果如图5-30所示：图5-30乘106电路结果仿真图由上图可知，与预期相符，即设计正确，再将其生成为一个元件以便后来调用，其生成图如图5-31所示;图5-31乘106电路元件图乘54电路设计：由分析可写出如下程序：LIBRARYieee;USEieee.std_logic_1164.all;USEieee.std_logic_arith.all;ENTITYmult54ISPORT(clk:INSTD_LOGIC;Din:INSIGNED(10DOWNTO0);Dout:OUTSIGNED(16DOWNTO0);ENDmult54;ARCHI
34、TECTUREmult54OFmult54ISSIGNALs1:SIGNED(16DOWNTO0);SIGNALs2:SIGNED(13DOWNTO0);SIGNALs3:SIGNED(11DOWNTO0);SIGNALs4:SIGNED(16DOWNTO0);BEGINA1:PROCESS(Din,s1,s2,s3)BEGINs1=Din&000000;s2=Din&000;s3=Din&0;IF(Din(10)=0)THENs4=(0&s1(15downto0)-(00&s2(13DOWNTO0)-(0000&s3(11DOWNTO0);ELSEs4=(1&s1(15downto0)-(1
35、1&s2(13DOWNTO0)-(1111&s3(11DOWNTO0);ENDIF;ENDPROCESS;A2:PROCESS(clk,s4)BEGINIFclkEVENTANDclk=1THENDout=s4;ENDIF;ENDPROCESS;ENDmult54;程序编译后就可进行仿真，仿真结果如图5-32所示：图5-32乘54电路结果仿真图由上图可知，与预期相符，即设计正确，再将其生成为一个元件以便后来调用，其生成图如图5-33所示;图5-33乘54电路元件图乘70电路设计：由分析可写出如下程序：LIBRARYieee;USEieee.std_logic_1164.all;USEieee.
36、std_logic_arith.all;ENTITYmult70ISPORT(clk:INSTD_LOGIC;Din:INSIGNED(10DOWNTO0);Dout:OUTSIGNED(17DOWNTO0);ENDmult70;ARCHITECTUREmult70OFmult70ISSIGNALs1:SIGNED(16DOWNTO0);SIGNALs2:SIGNED(12DOWNTO0);SIGNALs3:SIGNED(11DOWNTO0);SIGNALs4:SIGNED(17DOWNTO0);BEGINA1:PROCESS(Din,s1,s2,s3)BEGINs1=Din&000000;s
37、2=Din&00;s3=Din&0;IF(Din(10)=0)THENs4=(0&s1(16downto0)+(00000&s2(12DOWNTO0)+(000000&s3(11DOWNTO0);ELSEs4=(1&s1(16downto0)+(11111&s2(12DOWNTO0)+(111111&s3(11DOWNTO0);ENDIF;ENDPROCESS;A2:PROCESS(clk,s4)BEGINIFclkEVENTANDclk=1THENDout=s4;ENDIF;ENDPROCESS;ENDmult70;程序编译后就可进行仿真，仿真结果如图5-34所示：图5-34乘70电路结果仿
38、真图由上图可知，与预期相符，即设计正确，再将其生成为一个元件以便后来调用，其生成图如图5-35所示;图5-35乘70电路元件图乘239电路设计：由分析可写出如下程序：LIBRARYieee;USEieee.std_logic_1164.all;USEieee.std_logic_arith.all;ENTITYmult239ISPORT(clk:INSTD_LOGIC;Din:INSIGNED(10DOWNTO0);Dout:OUTSIGNED(18DOWNTO0);ENDmult239;ARCHITECTUREmult239OFmult239ISSIGNALs1:SIGNED(18DOWNT
39、O0);SIGNALs2:SIGNED(14DOWNTO0);SIGNALs3:SIGNED(10DOWNTO0);SIGNALs4:SIGNED(18DOWNTO0);BEGINA1:PROCESS(Din,s1,s2,s3)BEGINs1=Din&00000000;s2=Din&0000;s3=Din;IF(Din(10)=0)THENs4=(0&s1(17downto0)-(0000&s2(14DOWNTO0)-(00000000&s3(10DOWNTO0);ELSEs4=(1&s1(17downto0)-(1111&s2(14DOWNTO0)-(11111111&s3(10DOWNTO
40、0);ENDIF;ENDPROCESS;A2:PROCESS(clk,s4)BEGINIFclkEVENTANDclk=1THENDout=s4;ENDIF;ENDPROCESS;ENDmult239;程序编译后就可进行仿真，仿真结果如图5-36所示：图5-36乘239电路结果仿真图由上图可知，与预期相符，即设计正确，再将其生成为一个元件以便后来调用，其生成图如图5-37所示;图5-37乘239电路元件图乘401电路设计：由分析可写出如下程序：LIBRARYieee;USEieee.std_logic_1164.all;USEieee.std_logic_arith.all;ENTITYmult401ISPORT(clk:INSTD_LOGIC;Din:INSIGNED(10DOWNTO0);Dout:OUTSIGNED(19DOWNTO0);ENDmult401;ARCHITECTUREmult401OFmult401ISSIGNALs1:SIGNED(19DOWNTO0);SIGNALs2:SIGNED(17DOWNTO0);SIGNALs3:SIGNED(14DOWNTO0);SIGNALs4:SIGNED(10DOWNTO0);SIGNALs5:SIGNED(19DOWNTO0);BEGINA1:PROCESS(Din,s1,s2