微机原理与接口技术_章精品文稿.ppt

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1、微机原理与接口技术_章第1页，本讲稿共50页内容提要内容提要8086CPU8086CPU内部结构内部结构8086CPU8086CPU引脚及功能引脚及功能8086CPU8086CPU存储器组织存储器组织8086CPU8086CPU系统配置系统配置8086CPU8086CPU时序时序第二章 8086系统结构 2022/10/212022/10/212 2第2页，本讲稿共50页复习复习2022/10/212022/10/213 3第3页，本讲稿共50页第二章 8086系统结构1.1.由于制造工艺的原因，微处理器的结构方面所受的限制由于制造工艺的原因，微处理器的结构方面所受的限制引脚数限制引脚数限制：

2、（出于工艺和成本考虑）：（出于工艺和成本考虑）l l80868086：4040脚脚l l8038680386：132132脚脚l l8048680486：168168脚脚芯片面积限制：芯片面积限制：增大增大增大增大芯片面积，成本芯片面积，成本增加增加增加增加，反而使产品，反而使产品合格率下降合格率下降合格率下降合格率下降，因此不能盲目增大芯片面积。，因此不能盲目增大芯片面积。器件速度限制：器件速度限制：目前微处理器采用目前微处理器采用MOSMOS工艺，可以提高集成度，降低功耗，但速度较馒、负载工艺，可以提高集成度，降低功耗，但速度较馒、负载能力较弱。能力较弱。概概 述述 第二章第二章 8086

3、 8086系统结构系统结构 概述概述 2022/10/212022/10/214 4第4页，本讲稿共50页2.2.1616位微处理器基本结构具有如下特点位微处理器基本结构具有如下特点引脚功能复用引脚功能复用 提高提高引脚利用率引脚利用率引脚利用率引脚利用率。如：数据双向传输可由。如：数据双向传输可由“读写读写”信号来控制，决定数据处于输信号来控制，决定数据处于输入还是输出状态。入还是输出状态。单总线、累加器结构单总线、累加器结构由于芯片面积限制，使微处理器内部寄存器的数目，数据通路位数受到限制。因由于芯片面积限制，使微处理器内部寄存器的数目，数据通路位数受到限制。因此绝大多数微处理器内部采用此

4、绝大多数微处理器内部采用单总线单总线单总线单总线、累加器累加器累加器累加器为基础的结构为基础的结构 。可控三态电路可控三态电路采用采用可控三态电路可控三态电路可控三态电路可控三态电路与总线相连，当微处理器外部总线同时连接多个部件，可避免总线冲与总线相连，当微处理器外部总线同时连接多个部件，可避免总线冲突和信号串扰，不工作器件所连的三态电路处于高阻状态。突和信号串扰，不工作器件所连的三态电路处于高阻状态。总线分时复用总线分时复用 地址总线和数据总线地址总线和数据总线地址总线和数据总线地址总线和数据总线使用了相同的引脚，节省了引脚，但操作时间增加了使用了相同的引脚，节省了引脚，但操作时间增加了 。

5、第二章第二章 8086 8086系统结构系统结构 概述概述2022/10/212022/10/215 5第5页，本讲稿共50页3.3.InteL 8086CPU InteL 8086CPU l l1616位微处理器，外型为双列直插式，有位微处理器，外型为双列直插式，有4040个引脚；个引脚；l l时钟频率有时钟频率有3 3种：种：80868086型微处理器为型微处理器为5MHz5MHz，8086280862型为型为8MHz8MHz，8086I8086I型为型为10MHz10MHz；l l8086CPU8086CPU有有有有1616根数据线和根数据线和根数据线和根数据线和2020根地址线根地址线

6、根地址线根地址线，直接寻址空间为直接寻址空间为直接寻址空间为直接寻址空间为2 22020，即为，即为，即为，即为1M1M字节字节字节字节。l l8088CPU8088CPU内部结构与内部结构与内部结构与内部结构与80868086基本相同（但对外基本相同（但对外基本相同（但对外基本相同（但对外数据总线只有数据总线只有数据总线只有数据总线只有8 8条条条条，称为，称为，称为，称为准准准准1616位微处理器位微处理器位微处理器位微处理器)。第二章第二章 8086 8086系统结构系统结构 概述概述2022/10/212022/10/216 6第6页，本讲稿共50页2-1 8086CPU结构 一、一、

7、8086CPU8086CPU内部结构内部结构 回顾：一般CPU结构2-12-1 8086CPU8086CPU结构结构 8086CPU8086CPU8086CPU8086CPU内部内部内部内部结构结构2022/10/212022/10/217 7第7页，本讲稿共50页一、一、8086CPU8086CPU内部结构：内部结构：BIUBIU和和EUEU并行工作并行工作 2-12-1 8086CPU8086CPU结构结构 8086CPU8086CPU8086CPU8086CPU内部内部内部内部结构结构2022/10/212022/10/218 8第8页，本讲稿共50页1.1.总线接口部件总线接口部件BI

8、UBIU（Bus Interface UnitBus Interface Unit）功能功能 物理地址形成、取指令、指令排队、读写操作数、总线控制。物理地址形成、取指令、指令排队、读写操作数、总线控制。组成组成 l l1616位段地址寄存器位段地址寄存器l l1616位指令指针寄存器位指令指针寄存器 l l2020位物理地址加法器位物理地址加法器 l l总线控制逻辑总线控制逻辑 l l6 6字节指令队列字节指令队列 工作过程工作过程 形成物理地址，发读信号（形成物理地址，发读信号（/RD/RD），取指令送入指令队列。），取指令送入指令队列。2-12-1 8086CPU8086CPU结构结构 8

9、086CPU8086CPU8086CPU8086CPU内部内部内部内部结构结构2022/10/212022/10/219 9第9页，本讲稿共50页2.2.指令执行部件指令执行部件EU(Execution Unit)EU(Execution Unit)功能功能 指令译码、执行指令。指令译码、执行指令。组成组成 l l算术逻辑运算单元算术逻辑运算单元ALU ALU l l标志寄存器标志寄存器PSW PSW l l寄存器组寄存器组 l lEUEU控制器控制器 工作过程工作过程 从从BIUBIU的指令队列取的指令队列取得指令、进行译码、执行得指令、进行译码、执行指令指令 。2-12-1 8086CPU

10、8086CPU结构结构 8086CPU8086CPU8086CPU8086CPU内部内部内部内部结构结构2022/10/212022/10/211010第10页，本讲稿共50页1.1.寄存器的作用寄存器的作用：存放运算过程中所需要的存放运算过程中所需要的操作数地址操作数地址、操作数操作数及及中间结果中间结果。2.2.寄存器的特点寄存器的特点：存取速度比存储器快得多。存取速度比存储器快得多。3.3.寄存器的分类：寄存器的分类：l l通用寄存器组通用寄存器组l l指针和变址寄指针和变址寄存器存器l l段寄存器段寄存器l l指令指针及标指令指针及标志位寄存器志位寄存器CSDSSSESAXAXBXBX

11、CXCXDXDXSPBPSIDIAHBHCHDHALBLCLDL累加器基址寄存器计数寄存器数据寄存器代码段寄存器数据段寄存器堆栈段寄存器附加段寄存器堆栈指针寄存器基址指针寄存器源变址寄存器目的变址寄存器IPPSW指令指针寄存器标志寄存器指令指针和标志寄存器指针和变址寄存器段寄存器通用寄存器15 8 7 015 8 7 015 015 015 015 015 015 02-12-1 8086CPU8086CPU结构结构 寄存器寄存器寄存器寄存器结构结构二、寄存器结构二、寄存器结构 2022/10/212022/10/211111第11页，本讲稿共50页目的变址寄存器目的变址寄存器 Destina

12、tion Index Destination IndexSIDIBPSPAXAX 累加器累加器 Accumulator AccumulatorBX BX 基址寄存器基址寄存器BaseBaseCXCX 计数寄存器计数寄存器CountCountDXDX 数据寄存器数据寄存器DataDataAHBHCHDHALBLCLDLIPPSWDSESSSCS数据段寄存器数据段寄存器Data SegmentData Segment附加段寄存器附加段寄存器Extra SegmentExtra Segment堆栈段寄存器堆栈段寄存器Stack SegmentStack Segment代码段寄存器代码段寄存器Code

13、 SegmentCode Segment状态标志寄存器状态标志寄存器Processor Status WordProcessor Status Word指令指针寄存器指令指针寄存器Instruction PointerInstruction Pointer变址寄存器变址寄存器段寄存器段寄存器控制寄存器控制寄存器通通用用寄寄存存器器源变址寄存器源变址寄存器 Source Index Source Index基址指针寄存器基址指针寄存器 Base Point Base Point堆栈指针寄存器堆栈指针寄存器 Stack Point Stack Point指针寄存器指针寄存器数据寄存器数据寄存器2-

14、12-1 8086CPU8086CPU结构结构 寄存器寄存器寄存器寄存器结构结构2022/10/212022/10/211212第12页，本讲稿共50页AXAXBXBXCXCXDXDXAHBHCHDHALBLCLDL通用寄存器15 8 7 015 8 7 0累加器基址寄存器计数寄存器数据寄存器1.1.通用寄存器通用寄存器通用寄存器通用寄存器2-12-1 8086CPU8086CPU结构结构 寄存器寄存器寄存器寄存器结构结构 有有4 4 4 4个个个个l6l6l6l6位位位位通通用用寄寄存存器器：AXAX、BXBX、CXCX、DXDX，即即累累累累加加加加器器器器、基基基基址址址址寄寄寄寄存存存

15、存器器器器、计计计计数寄存器、数据寄存器数寄存器、数据寄存器数寄存器、数据寄存器数寄存器、数据寄存器，存放存放1616位数据或地址位数据或地址。也也可可分分为为8 8 8 8个个个个8 8 8 8位位位位寄寄存存器器：低低低低8 8 8 8位位位位是是ALAL、BLBL、CLCL、DLDL；高高高高8 8 8 8位位位位为为AHAH、BHBH、CHCH、DHDH，只能存放只能存放8 8位数据不能存放地址位数据不能存放地址。但某些通用寄存器用作专门用途。如表但某些通用寄存器用作专门用途。如表2-12-1所示。所示。2022/10/212022/10/211313第13页，本讲稿共50页2-12-

16、1 8086CPU8086CPU结构结构 寄存器寄存器寄存器寄存器结构结构MUL DLMUL DL；AXAL*DLAXAL*DLXLATXLAT；BX:BX:表首地址表首地址；AL:AL:偏移量偏移量MOVSMOVS；SI:SI:源串指针；源串指针；DI:DI:目的串指针；目的串指针；PUSHPUSH；POPPOP；2022/10/212022/10/211414第14页，本讲稿共50页CSDSSSES代码段寄存器数据段寄存器堆栈段寄存器附加段寄存器段寄存器15 015 02.2.段寄存器段寄存器段寄存器段寄存器2-12-1 8086CPU8086CPU结构结构 寄存器寄存器寄存器寄存器结构结

17、构 4 4 4 4个个个个16161616位段寄存器位段寄存器位段寄存器位段寄存器：代码段寄存器代码段寄存器CSCS、数据段寄存器、数据段寄存器DSDS、堆栈段寄存器、堆栈段寄存器SSSS、附加段寄存器、附加段寄存器ESES。作用：作用：作用：作用：给出相应逻辑段的首地址，即给出相应逻辑段的首地址，即“段基址段基址”。CSCS：存放可执行的指令代码；：存放可执行的指令代码；DS DS：存放操作的数据；：存放操作的数据；ES ES：存放操作的数据；：存放操作的数据；SS SS：开辟为程序执行中所要用的堆栈区；：开辟为程序执行中所要用的堆栈区；物理地址的形成：物理地址的形成：物理地址的形成：物理地

18、址的形成：1616段基址段基址+段内偏移地址段内偏移地址 例例例例1 1 1 1已已知知：代代码码段段寄寄存存器器CSCS存存放放当当前前代代码码段段基基地地址址，且且CSCS2000H2000H，指指令令指指针针寄寄存存器器IPIP存存放放了了下下一一条条要要执执行行指指令令的的段段内内偏偏移移地地址址，且且IPIP1000H1000H。求求该该指指令令存存放的物理地址。放的物理地址。解：解：指令存放的物理地址指令存放的物理地址=16CS+IP=21000H=16CS+IP=21000H2022/10/212022/10/211515第15页，本讲稿共50页3.3.指针和变址寄存器指针和变址

19、寄存器指针和变址寄存器指针和变址寄存器SPBPSIDI堆栈指针寄存器基址指针寄存器源编址寄存器目的编址寄存器指针和变址寄存器15 015 02-12-1 8086CPU8086CPU结构结构 寄存器寄存器寄存器寄存器结构结构4 4 4 4个个个个16161616位寄存器位寄存器位寄存器位寄存器：用于堆栈操作和变址运算，存放段内地址偏移量。用于堆栈操作和变址运算，存放段内地址偏移量。BPBP、SPSP称为指针寄存器，与称为指针寄存器，与SSSS联用。联用。例例1 1：MOV AXMOV AX，BPBP；寄存器间接寻址，物理地址；寄存器间接寻址，物理地址=16SS+BP=16SS+BP例例2 2：

20、PUSH/POP AXPUSH/POP AX；在堆栈段内（；在堆栈段内（SSSS），），SPSPSP-2SP-2，指向栈顶，指向栈顶 SISISISI、DIDIDIDI称为变址寄存器，与称为变址寄存器，与DSDSDSDS联用。联用。例例3 3：MOV AXMOV AX，SISI（或（或DIDI）；物理地址；物理地址=16DS+SI=16DS+SI（或（或DIDI）在串指令中，在串指令中，在串指令中，在串指令中，SISISISI、DIDIDIDI均为隐含寻址。均为隐含寻址。均为隐含寻址。均为隐含寻址。例例4 4：MOVS MOVS 目的串（目的串（DI/ESDI/ES），源串（），源串（SI/D

21、SSI/DS）SISI与与DSDS联用，联用，DIDI与与ESES联用。联用。2022/10/212022/10/211616第16页，本讲稿共50页IP指令指针寄存器 15 0 15 04.4.指令指针寄存器指令指针寄存器指令指针寄存器指令指针寄存器IPIP2-12-1 8086CPU8086CPU结构结构 寄存器寄存器寄存器寄存器结构结构 16 16 16 16位寄存器：位寄存器：位寄存器：位寄存器：存放将要执行的下一条指令在现行代码段中的偏移地址。存放将要执行的下一条指令在现行代码段中的偏移地址。注意：注意：80868086程序程序不能直接访问不能直接访问IPIP，但可以由某些指令修改：

22、中断指令、调用指令、，但可以由某些指令修改：中断指令、调用指令、跳转指令。跳转指令。2022/10/212022/10/211717第17页，本讲稿共50页PSW标志寄存器15 015 05.5.标志寄存器标志寄存器标志寄存器标志寄存器PSWPSW15 11 10 9 8 7 6 5 4 3 2 1 0 OFOFDFDFIFIFTFTFSFSFZFZFAFAFPFPFCFCF 状态标志状态标志(6(6个个)：CFCF、PFPF、AFAF、ZFZF、SFSF、OF OF ，表示运算表示运算后结果的状态特征，影响后面的操作。后结果的状态特征，影响后面的操作。控制标志控制标志(3(3个个)：TFTF

23、、IFIF、DF DF，控制控制CPUCPU操作。操作。2-12-1 8086CPU8086CPU结构结构 寄存器寄存器寄存器寄存器结构结构2022/10/212022/10/211818第18页，本讲稿共50页15 11 10 9 8 7 6 5 4 3 2 1 0 OFOF DFDFIFIFTFTF SFSF ZFZFAFAFPFPFCFCFCFCF(Carrv Flag)(Carrv Flag)：进位标志位：进位标志位 最高位有进位或借位时，最高位有进位或借位时，CFCF1 1。PF(Parity Flag)PF(Parity Flag)：奇偶校验标志位：奇偶校验标志位 本次运算结果中有

24、本次运算结果中有偶数个偶数个“1”“1”时，时，PFPF1 1；有奇数个；有奇数个“1”“1”时，时，PF PF 0 0。AF(Auxiliary Flag)AF(Auxiliary Flag)：辅助进位标志位：辅助进位标志位 低低4 4位向高位向高4 4位进化或借位时，位进化或借位时，AFAF1 1。AF AF一般用在一般用在BCDBCD码运算中。码运算中。ZF(Zero Flag)ZF(Zero Flag)：全零标志位：全零标志位 本次运算本次运算结果为结果为0 0时，时，ZFZF1 1；否则；否则ZF ZF 0 0。SF(Sign Flag)SF(Sign Flag)：符号标志位：符号标

25、志位 本次运算结果的最高位为本次运算结果的最高位为1 1时，时，SFSF1 1，结果为负；否则，结果为负；否则SFSF0 0，结果为非负。，结果为非负。2-12-1 8086CPU8086CPU结构结构 寄存器寄存器寄存器寄存器结构结构OF(Overflow Flag)OF(Overflow Flag)：溢出标志位：溢出标志位 本次运算过程中产生溢出时，本次运算过程中产生溢出时，OF OF 1 1。符号数范围为。符号数范围为-128+127-128+127，字运算结，字运算结果的范围为果的范围为-32768+32767-32768+32767，超过此范围为溢出。，超过此范围为溢出。2022/1

26、0/212022/10/211919第19页，本讲稿共50页15 11 10 9 8 7 6 5 4 3 2 1 0 OFOF DFDFIFIFTFTF SFSF ZFZFAFAFPFPFCFCFTF(Trap Flag)TF(Trap Flag)：单步标志位：单步标志位 设置单步工作方式。设置单步工作方式。TFTF1 1时，每执行一条指令，就自动产生一次内部中断，时，每执行一条指令，就自动产生一次内部中断，使用户能逐条跟踪程序进行调试。使用户能逐条跟踪程序进行调试。IF(Interrupt Flag)IF(Interrupt Flag)：中断标志位：中断标志位 IFIF1 1时，允许时，允许

27、CPUCPU响应可屏蔽中断；响应可屏蔽中断；IPIP0 0时，时，CPU CPU不响应外设有中断申请。不响应外设有中断申请。DF(Direction Flag)DF(Direction Flag)：方向标志位：方向标志位 控制串操作指令中地址指针变化方向。控制串操作指令中地址指针变化方向。DFDF0 0，地址指针自动增量；，地址指针自动增量；DFDF1 1，地址指针自动减量。地址指针自动减量。STDSTD指令使指令使DFDF置置“1”“1”，CLDCLD指令使指令使DFDF置置“0”“0”。2-12-1 8086CPU8086CPU结构结构 寄存器寄存器寄存器寄存器结构结构例例 将将5394H

28、5394H与与-777FH-777FH两数相加，两数相加，运算结果为：一运算结果为：一23EBH23EBH。解：结果的标志位为：解：结果的标志位为：CFCF0 0、PFPF1 1、AFAF0 0、ZFZF0 0、SFSF1 1、OFOF0 0。2022/10/212022/10/212020第20页，本讲稿共50页2-2 8086CPU的引脚及其功能 概概 述述1.1.808680868088 CPU8088 CPU芯片芯片：1616条数据线、条数据线、2020条地址线（低条地址线（低1616位和数据线复用）、位和数据线复用）、17 17根控制线、电源和地线。根控制线、电源和地线。封装封装：双

29、列直插式。：双列直插式。2.2.8086808680888088的工作模式：的工作模式：最小模式最小模式（单机系统）：（单机系统）：系统中所需要的控制信号全部由系统中所需要的控制信号全部由80868086直接提供；直接提供；最大模式最大模式（多处理机系统）：（多处理机系统）：系统中所需要的控制信号由总线控制器系统中所需要的控制信号由总线控制器82888288提供。提供。24312431脚在两种工作模式中具有不同的功能。脚在两种工作模式中具有不同的功能。2-22-2 8086CPU8086CPU的引脚及其功能的引脚及其功能 概述概述概述概述2022/10/212022/10/212121第21页

30、，本讲稿共50页本节主要内容：本节主要内容：l l8086CPU8086CPU在最小模在最小模式中的引脚定义式中的引脚定义l l8086CPU8086CPU在最大模在最大模式中的引脚定义式中的引脚定义l l80888088和和8086CPU8086CPU的的不同之处不同之处 通用寄存器组（8个16位寄存器）专用寄存器组ALUALUFLAGSFLAGS总线接口控制电路六字节指令队列2 2BHE/SBHE/S7 7A A1919/S/S6 6A A1616/S/S3 3ADAD15 15 ADAD0 0INTA RD WRINTA RD WRDT/R DEN ALEDT/R DEN ALETEST

31、TESTINTRINTRNMINMIRQ/GTRQ/GTHOLDHOLDHLDAHLDALOCKLOCKQSQS0 0 QS QS1 1S S2 2 S S1 1 S S0 03 3CLK RESET READY MN/MX GNDCLK RESET READY MN/MX GND总线接口单元总线接口单元指令执行单元指令执行单元2-22-2 8086CPU8086CPU的引脚及其功能的引脚及其功能 概述概述概述概述2022/10/212022/10/212222第22页，本讲稿共50页80868086CPUCPU40403939383837373636353534343333323231313

32、030292928282727262625252424232322222121GNDGNDADAD1414ADAD1313ADAD1212ADAD1111ADAD1010ADAD9 9ADAD8 8ADAD7 7ADAD6 6ADAD5 5ADAD4 4ADAD3 3ADAD2 2ADAD1 1ADAD0 0NMINMIINTRINTRCLKCLKGNDGNDV VCCCCADAD1515ADAD1616/S/S3 3ADAD1717/S/S4 4ADAD1818/S/S5 5ADAD1919/S/S6 6BHE/SBHE/S7 7MN/MXMN/MXRDRDHOLD(RQ/GTHOLD(RQ

33、/GT0 0)HLDA(RQ/GTHLDA(RQ/GT1 1)WR(LOCK)WR(LOCK)M/IO(SM/IO(S2 2)DT/R(SDT/R(S1 1)DEN(SDEN(S0 0)ALE(QSALE(QS0 0)INTA(QSINTA(QS1 1)TESTTESTREADYREADYRESETRESET1 12 23 34 45 56 67 78 89 9101011111212131314141515161617171818191920201.1.ADAD15 15 ADAD0 0(Address Data BusAddress Data Bus)1616条地址数据总线条地址数据总线l

34、 l分时复用分时复用l l三态三态l l双向双向分时复用分时复用：在总线周期：在总线周期T T1 1状态，状态，A A1515AA0 0；在总线周期；在总线周期T T2 2TT4 4状态，状态，D D1515DD0 0；三态双向三态双向：传送地址时三态输出，：传送地址时三态输出，传送数据时三态双向输入输出，传送数据时三态双向输入输出，在中断响应及系统总线在中断响应及系统总线 保持响应保持响应 周期，高阻状态。周期，高阻状态。一、最小模式中的引脚定义一、最小模式中的引脚定义2-22-2 8086CPU8086CPU的引脚及其功能的引脚及其功能最小模式中定义最小模式中定义最小模式中定义最小模式中定

35、义2022/10/212022/10/212323第23页，本讲稿共50页80868086CPUCPU40403939383837373636353534343333323231313030292928282727262625252424232322222121GNDGNDADAD1414ADAD1313ADAD1212ADAD1111ADAD1010ADAD9 9ADAD8 8ADAD7 7ADAD6 6ADAD5 5ADAD4 4ADAD3 3ADAD2 2ADAD1 1ADAD0 0NMINMIINTRINTRCLKCLKGNDGNDV VCCCCADAD1515ADAD1616/S/S

36、3 3ADAD1717/S/S4 4ADAD1818/S/S5 5ADAD1919/S/S6 6BHE/SBHE/S7 7MN/MXMN/MXRDRDHOLD(RQ/GTHOLD(RQ/GT0 0)HLDA(RQ/GTHLDA(RQ/GT1 1)WR(LOCK)WR(LOCK)M/IO(SM/IO(S2 2)DT/R(SDT/R(S1 1)DEN(SDEN(S0 0)ALE(QSALE(QS0 0)INTA(QSINTA(QS1 1)TESTTESTREADYREADYRESETRESET1 12 23 34 45 56 67 78 89 910101111121213131414151516

37、1617171818191920202.2.A A1919S S6 6 A A1616S S3 3(Address/StatusAddress/Status)分时复用分时复用：T T1 1状态：状态：A A1919AA1616+A+A1515AA0 0地址；地址；T T2 2TT4 4状态：状态：S S6 6SS3 3输出状态信息。输出状态信息。地址状态线地址状态线l l分时复用分时复用l l三态三态l l输出输出当系统总线处于当系统总线处于“保持响应保持响应”状态，这些引脚被置成高阻状态。状态，这些引脚被置成高阻状态。2-22-2 8086CPU8086CPU的引脚及其功能的引脚及其功能最小

38、模式中定义最小模式中定义最小模式中定义最小模式中定义2022/10/212022/10/212424第24页，本讲稿共50页80868086CPUCPU40403939383837373636353534343333323231313030292928282727262625252424232322222121GNDGNDADAD1414ADAD1313ADAD2 2ADAD1111ADAD1010ADAD9 9ADAD8 8ADAD7 7ADAD6 6ADAD5 5ADAD4 4ADAD3 3ADAD2 2ADAD1 1ADAD0 0NMINMIINTRINTRCLKCLKGNDGNDV V

39、CCCCADAD1515ADAD1616/S/S3 3ADAD1717/S/S4 4ADAD1818/S/S5 5ADAD1919/S/S6 6BHE/SBHE/S7 7MN/MXMN/MXRDRDHOLD(RQ/GTHOLD(RQ/GT0 0)HLDA(RQ/GTHLDA(RQ/GT1 1)WR(LOCK)WR(LOCK)M/IO(SM/IO(S2 2)DT/R(SDT/R(S1 1)DEN(SDEN(S0 0)ALE(QSALE(QS0 0)INTA(QSINTA(QS1 1)TESTTESTREADYREADYRESETRESET1 12 23 34 45 56 67 78 89 910

40、101111121213131414151516161717181819192020S4 S3S4 S3当前正在使用的段寄存器当前正在使用的段寄存器0 00 0ESES0 10 1SSSS1 01 0CS,CS,或不需要使用段寄存器或不需要使用段寄存器（I/OI/O，INTINT）1 11 1DSDST2T4T2T4状态：状态：S S6 6=0=0：表明：表明80868086当前连在总线上；当前连在总线上；S S5 5=0=0：禁止一切可屏蔽中断；：禁止一切可屏蔽中断；S S5 5=1=1：允许可屏蔽中断；：允许可屏蔽中断；S S4 4S S3 3：指明当前正在使用的段寄存器：指明当前正在使用

41、的段寄存器2-22-2 8086CPU8086CPU的引脚及其功能的引脚及其功能最小模式中定义最小模式中定义最小模式中定义最小模式中定义2022/10/212022/10/212525第25页，本讲稿共50页80868086CPUCPU40403939383837373636353534343333323231313030292928282727262625252424232322222121GNDGNDADAD1414ADAD1313ADAD1212ADAD1111ADAD1010ADAD9 9ADAD8 8ADAD7 7ADAD6 6ADAD5 5ADAD4 4ADAD3 3ADAD2 2

42、ADAD1 1ADAD0 0NMINMIINTRINTRCLKCLKGNDGNDV VCCCCADAD1515ADAD1616/S/S3 3ADAD1717/S/S4 4ADAD1818/S/S5 5ADAD1919/S/S6 6BHE/SBHE/S7 7MN/MXMN/MXRDRDHOLD(RQ/GTHOLD(RQ/GT0 0)HLDA(RQ/GTHLDA(RQ/GT1 1)WR(LOCK)WR(LOCK)M/IO(SM/IO(S2 2)DT/R(SDT/R(S1 1)DEN(SDEN(S0 0)ALE(QSALE(QS0 0)INTA(QSINTA(QS1 1)TESTTESTREADYR

43、EADYRESETRESET1 12 23 34 45 56 67 78 89 9101011111212131314141515161617171818191920203.3.BHEBHES S7 7(Bus High EnableBus High EnableStatusStatus)高高8 8位数据总线允许状态信号位数据总线允许状态信号l l三态三态l l输出输出l l低电平有效低电平有效用作用作高高8 8位数据位数据D D1515DD8 8选通信号选通信号。1616位数据传送时：位数据传送时：在在T T1 1状态，状态，BHEBHE0 0时，高时，高8 8位数据有位数据有效；效；ADA

44、D0 0 0 0时，低时，低8 8位数据有效。位数据有效。在在T T2 2T T4 4状态，状态，S S7 7输出状态信息，在输出状态信息，在“保持响应保持响应”周期被置成高阻状态。周期被置成高阻状态。2-22-2 8086CPU8086CPU的引脚及其功能的引脚及其功能最小模式中定义最小模式中定义最小模式中定义最小模式中定义2022/10/212022/10/212626第26页，本讲稿共50页80868086CPUCPU40403939383837373636353534343333323231313030292928282727262625252424232322222121GNDGND

45、ADAD1414ADAD1313ADAD1212ADAD1111ADAD1010ADAD9 9ADAD8 8ADAD7 7ADAD6 6ADAD5 5ADAD4 4ADAD3 3ADAD2 2ADAD1 1ADAD0 0NMINMIINTRINTRCLKCLKGNDGNDV VCCCCADAD1515ADAD1616/S/S3 3ADAD1717/S/S4 4ADAD1818/S/S5 5ADAD1919/S/S6 6BHE/SBHE/S7 7MN/MXMN/MXRDRDHOLD(RQ/GTHOLD(RQ/GT0 0)HLDA(RQ/GTHLDA(RQ/GT1 1)WR(LOCK)WR(LOC

46、K)M/IO(SM/IO(S2 2)DT/R(SDT/R(S1 1)DEN(SDEN(S0 0)ALE(QSALE(QS0 0)INTA(QSINTA(QS1 1)TESTTESTREADYREADYRESETRESET1 12 23 34 45 56 67 78 89 9101011111212131314141515161617171818191920204.4.MNMNMX MX(Minimum(MinimumMaximum Maximum)最小最小/最大工作模式选择信号最大工作模式选择信号l l输入输入 接接+5V+5V时时CPUCPU工作在工作在最小模式最小模式，单处理器系，单处理器

47、系统，统，CPUCPU提供所有总线控制信号；提供所有总线控制信号；接地时接地时CPUCPU工作在工作在最大模式最大模式，CPUCPU的的S S2 2SS0 0提供给总线控制器提供给总线控制器82888288，由，由82888288产生产生总线控制信号。总线控制信号。2-22-2 8086CPU8086CPU的引脚及其功能的引脚及其功能最小模式中定义最小模式中定义最小模式中定义最小模式中定义2022/10/212022/10/212727第27页，本讲稿共50页允许允许CPUCPU读读存储器存储器或或I/OI/O端口端口，由，由M/IOM/IO信号（信号（2828脚）区分读存储器或脚）区分读存储

48、器或I/OI/O端口。端口。在读总线周期的在读总线周期的T T2 2、T T3 3、T TWW状态，状态，RDRD为低电平。为低电平。在在“保持响应保持响应”周期，被置成高阻状周期，被置成高阻状态。态。80868086CPUCPU40403939383837373636353534343333323231313030292928282727262625252424232322222121GNDGNDADAD1414ADAD1313ADAD1212ADAD1111ADAD1010ADAD9 9ADAD8 8ADAD7 7ADAD6 6ADAD5 5ADAD4 4ADAD3 3ADAD2 2ADA

49、D1 1ADAD0 0NMINMIINTRINTRCLKCLKGNDGNDV VCCCCADAD1515ADAD1616/S/S3 3ADAD1717/S/S4 4ADAD1818/S/S5 5ADAD1919/S/S6 6BHE/SBHE/S7 7MN/MXMN/MXRDRDHOLD(RQ/GTHOLD(RQ/GT0 0)HLDA(RQ/GTHLDA(RQ/GT1 1)WR(LOCK)WR(LOCK)M/IO(SM/IO(S2 2)DT/R(SDT/R(S1 1)DEN(SDEN(S0 0)ALE(QSALE(QS0 0)INTA(QSINTA(QS1 1)TESTTESTREADYREAD

50、YRESETRESET1 12 23 34 45 56 67 78 89 9101011111212131314141515161617171818191920205.5.RD(RD(ReadRead)读选通信号读选通信号l l三态三态l l输出输出l l低电平有效低电平有效 2-22-2 8086CPU8086CPU的引脚及其功能的引脚及其功能最小模式中定义最小模式中定义最小模式中定义最小模式中定义2022/10/212022/10/212828第28页，本讲稿共50页80868086CPUCPU404039393838373736363535343433333232313130302929