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1、第第2章大规模现场可章大规模现场可编程逻辑器件编程逻辑器件现在学习的是第1页，共63页2.1 大规模现场可编程逻辑器件的基本分类大规模现场可编程逻辑器件的基本分类 1.按生产公司：1)Xilinx公司 2)Altera公司 3)Actel公司 4)Lattice公司2.按元胞结构：1)细粒度 2)中粒度 3)粗粒度3.按功能特性：1)全数字可编程逻辑器件 2)系统即可编程逻辑器件 3)模拟/混合信号可编程逻辑器件4.按编程原理：1)SRAM FPGA 2)EPROM/E2PROM/FLASH CPLD 3)反熔丝FPGA 现在学习的是第2页，共63页2.2 基于基于SRAM编程的现场可编程逻辑
2、器件编程的现场可编程逻辑器件 2.2.1 SRAM FPGA的基本结构与工作原理 1.基本的SRAM FPGA编程原理即通过芯片内阵列分布的SRAM的不同的加电配置，来决定各部分的逻辑定义。优点：可以重复编程；芯片价格低；不需要专门的编程器。缺点：断电，SRAM的数据就会丢失，故需要外附一个PROM或EPROM，增加使用成本和体积。采用大量的传输门开关，影响了芯片信号传递速度，限制了系统的使用频率。现在学习的是第3页，共63页 图 2-3 FPGA结构原理图 2.基本的SRAM FPGA的整体结构主要3部分：可配置逻辑块CLB(Configurable Logic Block)、可编程输入输出
3、模块IOB(Input/Output Block)、可编程内部连线PI(Programmable Interconnect)。现在学习的是第4页，共63页图 2-4 简化的FPGA CLB结构 a.CLB的结构与原理包括3个查找表（LUT），两个触发器，两组信号多路选择器。现在学习的是第5页，共63页图 2-7 基本FPGA IOB的简化功能框图 b.IOB的结构与原理 用户可配置的输入输出块（IOB）为芯片外部封装引脚和内部逻辑连接提供接口。每个IOB控制一个封装引脚，可配置成输入口、输出口或是双向信号口。图 2-7 是一个Spartan-XL系列FPGA IOB的简化功能图。现在学习的是第
4、6页，共63页图 2-9 基本的FPGA CLB布线通道 c.PI的结构原理 FPGA的布线通道主要包括CLB布线通道、IOB布线通道、全局网络和缓冲器。现在学习的是第7页，共63页可编程开关矩阵（PSM）的开关由晶体管完成，每个水平连线和垂直连线的交汇处有6个晶体管，用于实现信号的连接。现在学习的是第8页，共63页 (2)IOB布线通道 IOB布线通道形成一个环，围绕在CLB阵列的四周，用于连接 I/O 口与CLB。Spartan系列FPGA还有附加的绕IOB的布线通道，称为Versa环。其中包括8条双长线和4条长线。(3)全局网络和缓冲器 该系列FPGA中有精细的全局网络。这些网络用于对时
5、钟信号和其他高扇出的控制信号进行布线，使信号失真最小。缓冲器使信号延迟最短，偏移最小，增强布线的灵活性。现在学习的是第9页，共63页 2.2.2 典型的SRAM FPGA产品 1.Xilinx Spartan-系列FPGA 1）概述 Spartan-系列FPGA是Xilinx公司生产的代替ASIC的第二代产品。该系列FPGA有多达5292个逻辑元胞及20105个系统门，采用基于VirtexTM结构的流水线新结构，片内含有嵌入式RAM，并采用先进的0.22/0.18 m半导体工艺，6层板结构，可实现不限量的可重复编程。Spartan-系列FPGA具有系统级特性。该系列FPGA芯片采用低压布线结构
6、;片内含有丰富的寄存器/锁存器、时钟使能信号、同步、异步置位/复位信号;为增强时钟控制，提供了4个主要的全局低偏移时钟分配网络，以及24个次全局网络；有两种类型的片上随机存取内存（SelectRAMTM）：块状RAM和分布式RAM。为满足高速运算设计的进位逻辑提供精确的乘法器，以适应各种PCI的应用。现在学习的是第10页，共63页 2）结构原理 （1）总体结构描述 Spartan-系列FPGA的基本结构主要包括5个可配置部分：可配置逻辑块（CLB），用于实现大部分逻辑功能；可编程的输入输出块（IOB），提供封装引脚与内部逻辑之间的连接接口；丰富的多层互连结构；片上随机存取内存；DLL时钟控制块
7、。现在学习的是第11页，共63页图 2-10 Spartan-系列FPGA的基本结构原理框图 现在学习的是第12页，共63页图 2-11 Spartan-系列FPGA CLB一个单元的原理框图 （2）可配置逻辑块（CLB）构成CLB的基本结构是逻辑元胞（LC）。一个LC包括一个4输入的函数发生器、进位逻辑和一个存储部分。现在学习的是第13页，共63页图 2-12 Spartan-系列FPGA的IOB结构（3）可编程输入/输出块（IOB）现在学习的是第14页，共63页图 2-13 Spartan-系列FPGA的I/O组现在学习的是第15页，共63页 （4）布线通道 Spartan-系列FPGA的
8、布线通道主要包括可编程的布线矩阵、局域布线、精细布线、全局布线以及时钟布线网络和I/O布线等丰富的布线资源。可编程的布线矩阵 这是一条最长的延迟线，它给出了设计最坏情况下的速度门限。局域布线 图 2-14给出了Spartan-系列FPGA的局域布线框图。其中给出了3种连接方式：LUT、触发器和GRM之间的连接线；内部的CLB回读路径，提供了在同一个CLB内与 LUT的高速连接；直接路径，为水平相邻的CLB之间提供了高速连接。现在学习的是第16页，共63页图 2-14 Spartan-系列FPGA的局域布线框图现在学习的是第17页，共63页图 2-15 与精细水平总线连接的BUFT 精细布线 一
9、些信号需要精细的布线资源以增强其性能。在Spartan-系列FPGA的结构中，精细布线资源为一些两种信号提供布线：水平布线资源为片上三态总线提供布线。在每一行的CLB，有4条可分离的总线，因此，在一行中有多条总线（见图 2-15）;每个CLB中有两个精细布线网格，它们将进位信号与相邻的CLB垂直相连。现在学习的是第18页，共63页图 2-16 全局时钟分布网络 全局布线资源和时钟分布网络 全局布线资源主要用于时钟信号和其他有大扇区的信号布线。现在学习的是第19页，共63页 3）Spartan-系列FPGA的先进结构 （1）块状RAM 块状RAM是一个完全同步的有4096 bit的双端RAM，其
10、中每一端都有独立的控制信号，可独立配置两个端口的数据宽度，如图所示。现在学习的是第20页，共63页 （2）延迟锁相环（DLL）与Spartan（5.0V）系列相比，Spartan-系列FPGA增加了延迟锁相环电路。因为输入的时钟信号通过逻辑门电路或传输线时，造成时钟信号延迟，引起时序上的混乱，采用DLL电路以保证输入的时钟信号与芯片内部时钟信号上升沿或下降沿同步，有效地消除了时钟分配时的延迟。DLL可使时钟信号按倍频，或使时钟信号按1.5、2、2.5、3、4、5、8、16分频输出。一般采用锁相环PLL,或延迟锁相环DLL电路。现在学习的是第21页，共63页PLL电路的原理结构图 DLL电路的原
11、理结构图 现在学习的是第22页，共63页Spartan-系列FPGA的DLL电路采用了一些数字电路的延迟元件作为可调整的延迟线电路现在学习的是第23页，共63页DLL电路与芯片内部的连接现在学习的是第24页，共63页 2.2.3 基本的SRAM FPGA的编程原理 在现场可编程集成电路的应用设计中，针对具体目标器件，需要不同的编程方式来实现目标数字系统的下载。对于SRAM FPGA，通常使用在系统可重配置技术ISR(InSystem Reconfiguration)编程技术。具备ISR功能的器件可直接在目标系统中或印制电路板上通过数据下载电缆配置和重新配置，无需专门的编程器。因为ISR器件是基
12、于SRAM编程技术，故系统掉电后，芯片的编程信息会丢失。具有ISR功能的FPGA器件采用了SRAM制造工艺，由SRAM存储配置数据，亦称作SRAM现场可编程门阵列。这一特征使得相应FPGA器件在掉电时(或工作电压低于额定值时)将丢失所存储的信息。采用这类FPGA的数字系统在每次接通电源后，必须首先对该器件的SRAM加载数据，即重新装入器件功能配置数据。FPGA芯片所具有的逻辑功能将随着置入的配置数据的不同而不同。配置器件的过程与ISP相似，也是在用户的目标系统或印制电路板上进行的，故称在系统可重配置(或重构)技术。现在学习的是第25页，共63页表 2-6 配 置 模 式 表 配置模式：指FPG
13、A用来完成设计时的逻辑配置和外部连接方式。逻辑配置：指经过用户设计输入并经过开发系统编译后产生的配置数据文件，将其装入FPGA芯片内部的可配置存储器的过程，简称为FPGA的下载。现在学习的是第26页，共63页图 2-33 主动和从动的串行模式电路图 1.主动和从动的串行模式现在学习的是第27页，共63页 图 2-34 从动并行模式电路图 2.从动并行模式现在学习的是第28页，共63页 3.边界扫描模式 在采用边界扫描模式来对FPGA器件配置或回读配置数据时，不需要使用非专用脚，仅需通过器件固有的基于IEEE 1149.1的测试端TAP即可进行。通过TAP进行数据配置时，需要采用专门的CFG-I
14、N指令，这个指令可把到达TDI的输入数据转换成内部配置总线的数据包。(1)载入CFG-IN指令进入边界扫描指令寄存器(IR)，并进入移位数据寄存器(SDR)；(2)将标准配置数据串移至TDI端，并回到测试运行闲置(RTI)状态；(3)载入RSTART指令进入IR，并进入SDR状态；(4)启动时钟序列TCK(该序列长度是可编程的)后再回到测试运行闲置(RIT)状态。现在学习的是第29页，共63页2.3 基于基于EPROM/E2PROM/Flash Memory的现场可编程逻辑器件的现场可编程逻辑器件 与SRAM FPGA相比，EPROM/E2PROM/Flash Memory CPLD的主要特征
15、是：基于宽位的乘积项（ProductTerm）阵列输入结构，基于非挥发的EPROM/E2PROM/Flash Memory开关编程原理，功能复杂的可编程逻辑块，集中布线的布线池等。采用这种结构的PLD芯片有：Altera的MAX 7000、MAX 3000系列（E2PROM工艺）,Xilinx的XC 9500系列（Flash工艺）和Lattice、Cypress的大部分产品（E2PROM工艺）。现在学习的是第30页，共63页 2.3.1 EPROM/E2PROM/Flash Memory CPLD的基本结构和工作原理 1.基于宽位输入的乘积项（ProductTerm）的PLD原型结构 （以MA
16、X 7000为例，其他型号的结构与此都非常相似）这种PLD可分为三块结构：以宏单元（Marocell）阵列组合的逻辑阵列模块（LAB），可编程连线（PIA）和I/O控制块。宏单元是PLD的最基本元胞，由它来实现基本的逻辑功能。现在学习的是第31页，共63页 图 2-35 基于宽位输入的乘积项的PLD内部结构现在学习的是第32页，共63页图 2-36 宏单元结构2.基本元胞宏单元现在学习的是第33页，共63页 3.扩展乘积项（Expender Product Terms）尽管大多逻辑函数能够用每个宏单元中的5个乘积项实现，但某些逻辑函数比较复杂，要实现它们，需要附加乘积项。利用扩展项可保证在实现
17、逻辑综合时，用尽可能少的逻辑资源，得到尽可能快的工作速度。1）共享扩展项 每个LAB有16个共享扩展项。共享扩展项就是由每个宏单元提供一个未使用的乘积项，并将它们反相后反馈到逻辑阵列，便于集中使用。每个共享扩展乘积项可被LAB内任何(或全部)宏单元使用和共享，以实现复杂的逻辑函数。采用共享扩展项后会增加一个短的延时。2）并联扩展项 并联扩展项是一些宏单元中没有使用的乘积项，并且这些乘积项可分配到邻近的宏单元去实现快速复杂的逻辑函数。并联扩展项允许多达20个乘积项直接馈送到宏单元的或逻辑，其中5个乘积项是由宏单元本身提供的，15个并联扩展项是由LAB中邻近宏单元提供的。现在学习的是第34页，共6
18、3页图 2-37 简单电路举例4.基于宽位乘积项输入结构PLD的逻辑实现原理 下面以一个简单的电路为例,具体说明PLD是如何利用以上结构实现逻辑的。现在学习的是第35页，共63页 图 2-38 PLD实现组合逻辑f 假设组合逻辑的输出(AND3的输出)为f，则 f=(A+B)CD=ACD+BCD=f1+f2现在学习的是第36页，共63页 2.3.2 典型的EPROM/E2PROM/Flash Memory CPLD产品 1.Xilinx XC 9500系列CPLD 1）概述 XC 9500系列CPLD采用了ISP技术。采用ISP技术之后，器件编程不再需要硬件器件，只需一根下载电缆和器件的编程接
19、口相连下载软件即可实现。可提供10 000次以上编程/擦除周期。该系列CPLD的宏单元数从36个到288个；器件封装的引脚数从44个到352个。XC 9500系列CPLD共分为5.0 V、3.3 V和 2.5 V三种系列。2）XC 9500XL系列CPLD的结构原理 每一个XC 9500XL系列CPLD由多个功能块（FB）和I/O块（IOB）组成，可用开关矩阵FastCONNECT完全互连。现在学习的是第37页，共63页图 2-42 XC 9500XL结构框图 现在学习的是第38页，共63页图 2-43 XC 9500XL功能块结构框图 （1）功能块（FB）每个功能块均由18个独立的宏单元构成
20、。现在学习的是第39页，共63页图 2-44 XC 9500XL功能块中的宏单元的结构框图（2）宏单元现在学习的是第40页，共63页图 2-45 宏单元的时钟和置位/复位 现在学习的是第41页，共63页图 2-46 乘积项分配器逻辑框图（3）乘积项分配器(PTA)现在学习的是第42页，共63页图 2-47 宏单元逻辑使用直接乘积项原理框图现在学习的是第43页，共63页图2-48 具有15个乘积项的乘积项应用框图 现在学习的是第44页，共63页图 2-49 跨几个宏单元的乘积项分配原理框图 现在学习的是第45页，共63页图 2-50 开关矩阵FastCONNECT的结构框图（4）开关矩阵Fast
21、CONNECT现在学习的是第46页，共63页图 2-51 I/O块和输出使能结构框图（5）I/O块现在学习的是第47页，共63页 2.Altera MAX 7000系列CPLD 1）概述 MAX 7000系列器件是高性能、高密度的CMOS CPLD，在制造工艺上，采用了先进的CMOS E2PROM技术。2）Altera MAX 7000系列器件的结构原理 从结构上看，MAX 7000器件包括下面几个部分：（1）逻辑阵列块LAB(Logic Array Blocks)；（2）宏单元(Macrocells)；（3）扩展乘积项(共享和并联)(Expander Product Terms)；（4）可编
22、程连线阵列PIA(Programmable Interconnect Array)；（5）I/O控制块(I/O Control Blocks)。现在学习的是第48页，共63页 （1）逻辑阵列块(LAB)MAX 7000的结构主要是由逻辑阵列块(LAB)以及它们之间的连线构成的，如图 2-35所示。每个LAB由16个宏单元组成，多个LAB通过可编程连线阵列PIA和全局总线连接在一起。（2）宏单元(MC)每个宏单元由3个功能块组成：逻辑阵列、乘积项选择矩阵和可编程触发器。宏单元的结构如图 2-36所示。图 2-36中的逻辑阵列实现组合逻辑功能，它可给每个宏单元提供5个乘积项。乘积项选择矩阵用于分配
23、这些乘积项作为到或门和异或门的主要逻辑输入，以实现组合逻辑函数。矩阵中的每个宏单元的一个乘积项可以反相后回送到逻辑阵列，这个可共享的乘积项能够连到同一个LAB中任何其他乘积项上。每个宏单元的触发器可以单独地编程为具有可编程时钟控制的D、T、JK或SR触发器。如果需要，也可将触发器旁路，以实现纯组合逻辑的输出。在设计输入时，用户可以规定所希望的触发器类型。现在学习的是第49页，共63页图 2-53 MAX 7000S器件的PIA结构 （3）可编程连线阵列 可编程连线阵列(PIA)是将各LAB相互连接构成所需逻辑的布线通道。PIA能够把器件中任何信号源连到其目的地。所有MAX 7000的专用输入、
24、I/O引脚和宏单元输出均馈送到PIA，PIA可把这些信号送到器件内的各个地方。MAX 7000的PIA则有固定的延时。因此，PIA消除了信号之间的时间偏移，使得时间性能容易预测。现在学习的是第50页，共63页 图 2 54 为I/O控制块的结构图（4）I/O控制块 I/O控制块允许每个I/O引脚单独地配置为输入、输出和双向工作方式。所有I/O引脚都有一个三态缓冲器，它可以由全局输出使能信号中的一个信号来控制，也可以把使能端直接连到地(GND)或电源(VCC)上。当三态缓冲器的控制端接地(GND)时，输出为高阻态，此时I/O引脚可作为专用输入引脚使用。当三态缓冲器的控制端接高电平(VCC)时，输
25、出使能(即有效)。现在学习的是第51页，共63页 （5）其他功能和特性 MAX 7000的其他功能和特性包括：可编程速度功率控制 器件输出特性设置 设计加密 在系统编程(ISP)现在学习的是第52页，共63页 2.3.3 基本的E2PROM/Flash Memory的编程原理 在现场可编程集成电路的应用设计中，针对具体目标器件，需要不同的编程方式来实现目标数字系统的下载。对于E2PROM/Flash FPGA，目前常用ISP（InSystem Programmability）编程技术。具有ISP功能的器件在下载时无需专门的编程器，可直接在已制成的系统(称为目标系统)中或印制板上对芯片进行编程数
26、据下载。ISP技术为系统设计和制造带了很大的灵活性。目前大多数CPLD芯片均采用ISP编程技术。现在学习的是第53页，共63页图 2 76 JTAG下载电缆 现在学习的是第54页，共63页图 2-77 利用下载电缆编程 现在学习的是第55页，共63页2.4 基于反熔丝结构的现场可编程逻辑器件基于反熔丝结构的现场可编程逻辑器件 反熔丝单元结构简单，占用芯片面积小，采用这种编程方式的FPGA的工作频率和采用SRAM编程技术的FPGA相当。其主要特点是功耗低、布线通路丰富、逻辑元胞粒度小；其内部有加密位，可防拷贝;抗辐射、抗干扰性能好；且使用时无需附加PROM或EPROM。但其主要的弱点是一次性编程
27、，不可修改，故其成本相对较高。为了弥补这一不足，近年来，一种新型的集高密度、低功耗、非易失性和可重新编程于一身的可编程门阵列已推向市场。现在学习的是第56页，共63页 2.4.1 反熔丝FPGA的基本结构与工作原理 1.基本的反熔丝FPGA的编程原理 Actel FPGA从其物理结构而言与门阵列类同；只是其芯片上已布好丰富的布线资源，线与线之间可以通过融通单元的接点实现连接，并由设计逻辑决定其相互之间的连接关系；硅片的四周分布着I/O模块，I/O模块包围的部分是排成行状的逻辑功能块。逻辑功能块是矩形阵列，形式如图 2-78所示。行与行之间是水平布线资源。垂直布线资源穿过逻辑功能块，且与水平布线
28、资源通过融通单元接点相连。现在学习的是第57页，共63页图 2-78 逻辑功能块阵列 现在学习的是第58页，共63页图 2-79 ONO互连技术 图 2-80 MTM互连技术 反 熔 丝FPGA结 构 使 用 的 互 连 技 术 有 两 种：ONO（Oxide-Nitride-Oxide）技 术 和M2M（Metal-To-Metal）技术。（1）ONO技术适用于ACT、ACT2、ACT3、1200XL、3200DX、40MX、42MX等系列，其基本结构如图 2-79 所示。(2）MTM技术适用于Axcelerator、SX-A、eX、SX系列，其基本结构如图 2-80 所示。现在学习的是第5
29、9页，共63页 2.基本的反熔丝FPGA的整体结构 反熔丝FPGA器件也是由功能逻辑块（时序模块、组合模块等组成）、可编程布线资源和可编程IOB的阵列组成的，只是这种器件更接近于门阵列的门海结构，其单个逻辑功能模块内的资源最少，功能最小；但这种器件可编程布线资源最丰富；由于其可编程熔丝开关（融通型）是无源结构，占用面积小，因此布线资源比SRAM FPGA多一个数量级，比CPLD多两个数量级，接近门阵列的结构形式。现在学习的是第60页，共63页 1）基本的反熔丝FPGA的逻辑块 Actel将所有C单元（组合逻辑块）及R单元（寄存器逻辑块）逻辑块排列在称为簇的水平集合块中。有两种类型的簇，类型1有
30、两个C单元和一个R单元，类型 2 有一个C单元和两个R单元。为了增加设计的效率和性能，Actel进一步将这些块组成超簇（如图 2-81所示）。图中超簇1由两个类型1的簇组成，超簇2由一个类型1及一个类型2的簇组成。Actel SX系列大多具有超簇1类型，原因是设计中组合逻辑的需求多于对触发器的需求。（1）R单元包含一个比先前的Actel器件结构更多的控制信号的触发器，内含一个清零、预置、时钟使能。R单元还可对时钟极性编程，寄存器级连时也有此特性，这样设计者进行总体设计时综合更加灵活。(见图 2-81左上部分）（2）C单元能完成3输入和一些4输入及5输入函数。每个C单元都有反相功能，这对先前实现
31、反相功能需附加逻辑块来说，是一个有重要意义的突破。（见图 2-81 右上部分）现在学习的是第61页，共63页图 2-81 簇的组成 现在学习的是第62页，共63页 2.4.3 反熔丝结构FPGA的编程原理 所谓的反熔丝(antifuse)编程技术FPGA，是指具有反熔丝(antifuse)阵列开关结构的FPGA。其逻辑功能的定义是用专用编程器，根据设计实现所给出的数据文件，对其内部的反熔丝阵列进行有的放矢的烧录，从而使器件一次性实现相应的逻辑功能。对于反熔丝FPGA，由于反熔丝结构在物理上是不可逆的，因此对这种器件的功能定义的物理编程是一次性的。一旦实现了器件的功能定义，即使存在错误，也不能重新修改。这种反熔丝FPGA的编程需要采用专用编程器离线实现，而无法在系统中实现实时编程。现在学习的是第63页，共63页