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1、实验计译显及数字钟电路冬第1页，本讲稿共20页4位二进制同步加计数器表5.21.4 计数器161功能表 CC40161(74LS161)CC40161(74LS161)的逻辑功能的逻辑功能清零使能数据输入置数进位置数ET=CTT&CTP 高电平有效CO=Q3&Q2&Q1&Q0ETCP操作状态 0 x x x 清除 1 0 x 预置 1 1 0 保持 1 1 1 计数教材p161面第2页，本讲稿共20页计计数数器器1 16 61 1的的时时序序波波形形图图*同步预置与CP同步，与ET无关第3页，本讲稿共20页构成任意进制计数器的方法构成任意进制计数器的方法利用同步预置置零利用异步清零优点：清零可
2、靠输出没有毛刺！以09十进制为例第4页，本讲稿共20页构成多位计数器的级联方法构成多位计数器的级联方法串行进位（异步）优点：简单；缺点：相对较慢，易出现毛刺（竞争冒险）！六十进制计数器（059）第5页，本讲稿共20页六十进制计数器并行进位（同步）推荐多用优点：速度较快，稳定可靠；缺点：较复杂！构成多位计数器的级联方法构成多位计数器的级联方法2*图中红线很重要，因为同步预置与CP同步，与ET无关。第6页，本讲稿共20页特别说明特别说明n单片计数，推荐同步预置方式，不过有时可能预置和清零都要单片计数，推荐同步预置方式，不过有时可能预置和清零都要用上，请自行斟酌。用上，请自行斟酌。n串行级联相对较简
3、单，但出现意料之外同步问题的几率较大。较简单的串行级联相对较简单，但出现意料之外同步问题的几率较大。较简单的多级计数电路多采用并行级联。而对于复杂多级计数器电路，一般时序多级计数电路多采用并行级联。而对于复杂多级计数器电路，一般时序关系紧密的单元电路间多采用单时钟并行级联构成模块，模块间则根据关系紧密的单元电路间多采用单时钟并行级联构成模块，模块间则根据总体时序关系选择全并行或全串行级联；但总体时序关系选择全并行或全串行级联；但不要串并行混乱夹杂不要串并行混乱夹杂。n实际设计中，复杂计数电路都是先仿真，依据仿真结果确定电实际设计中，复杂计数电路都是先仿真，依据仿真结果确定电路形式，然后做硬件；
4、再根据硬件实际运行情况调整设计或对路形式，然后做硬件；再根据硬件实际运行情况调整设计或对暂态毛刺做滤波处理，暂态毛刺做滤波处理，确保暂态不会造成后级误动作确保暂态不会造成后级误动作。第7页，本讲稿共20页Light Emitting Diode(LED)Readout共阴七段显示器共阴七段显示器教材p137面 实验十八第8页，本讲稿共20页七段显示译码器七段显示译码器CC4511管脚定义Top View7段数码管定义表5.18.1 CC4511功能表灯测试灭灯锁存4511不显9以上数据。实验箱上的74XX显示:Q3 Q0 Q1 Q2 BCD-to-7 Segment Latch/Decoder
5、/Driver第9页，本讲稿共20页4511标准标准译码译码显示显示电路电路Q3 Q2 Q1 Q0公共限流电阻 200W会亮些第10页，本讲稿共20页实验内容和要求设计并组装六十进制计数、设计并组装六十进制计数、译码、显示译码、显示电路。电路。现场验收现场验收 演示功能，演示功能，CP为为3Hz TTL-OUT；记录波形：记录波形：CP为为1kHz正方波，观测并记录六进制计数器正方波，观测并记录六进制计数器(即即十位十位)输出输出Q0、Q1、Q2的波形，波形图应能正确展的波形，波形图应能正确展示它们的时序关系。示它们的时序关系。*观测波形的方法？上次讲的触发设置不要忘光了观测波形的方法？上次讲
6、的触发设置不要忘光了第11页，本讲稿共20页n单人必作任务单人必作任务：计小时为：计小时为0023；计分钟为；计分钟为0059；校；校时可快速计时；时可快速计时；选做选做任务：定时分提醒。任务：定时分提醒。n双人联合必作双人联合必作：计时、分、秒，对时分快速校时，定时：计时、分、秒，对时分快速校时，定时分秒提醒；分秒提醒；选做选做任务：任务：仿电台报时。仿电台报时。n自行设计小时计数级联控制部分：自行设计小时计数级联控制部分：0009101920-21-22-23-00设计关键之一。设计关键之一。谨慎处理同步异步级联设计，谨慎处理同步异步级联设计，若异步暂态能从显示电路上看到就不符合要求！若异
7、步暂态能从显示电路上看到就不符合要求！n完成后申请检查；检查通过后电路完成后申请检查；检查通过后电路会立即拆掉会立即拆掉。延伸实验简易数字钟MSI硬件设计第12页，本讲稿共20页简易数字钟硬件设计单人要求简易数字钟硬件设计单人要求外信号发生器简易定时提醒：7时54分亮灯数码管上小数点，持续6分钟。时时时分分分选做第13页，本讲稿共20页简易数字钟简易数字钟双人联合双人联合要求要求简易定时提醒：xx时xx分00亮灯，持续1分钟选做内容简易仿电台报时功能：在59分51秒、53秒、55秒、57秒、59秒时各发出一次高电平信号，持续1秒钟，点亮发光二极管（数码管小数点），结束时刻即为整点。必做内容注意
8、布局和共地共电源问题第14页，本讲稿共20页书面报告：书面报告：n规范画出数字钟整体电路原理图，标明规范画出数字钟整体电路原理图，标明芯片引脚号。描述电路模块级工作原理。芯片引脚号。描述电路模块级工作原理。np145面思考题面思考题1；p168面思考题面思考题1，2。本实验具体电路可以参考（也只供参考）：罗杰 谢自美电子线路设计.实验.测试第7章7.4节第15页，本讲稿共20页16参考设计思路图参考设计思路图第16页，本讲稿共20页校时电路的设计校时电路的设计 n当数字钟接通电源或者计时出现误差时，需要校正时间（或称校时）n校时是数字钟应具备的基本功能。一般电子手表都具有时、分、秒等校时功能
9、n为使电路简单，这里只进行分和小时的校时 n对校时电路的要求是 n在小时校正时不影响分和秒的正常计数n在分校正时不影响秒和小时的正常计数 n校时方式有“快校时”和“慢校时”两种 n“快校时”是，通过开关控制，使计数器对1Hz的校时脉冲计数 n“慢校时”是用手动产生单脉冲作校时脉冲 S1为校“分”用的控制开关 S2为校“时”用的控制开关 校时脉冲采用分频器输出的1Hz脉冲 当当S1或或S2分别分别为为“0”时可时可进行进行“快校时快校时”如果校时脉冲由单次脉冲产生器提供，则可以进行“慢校时”需要注意的是，校时电路是由与非门构成的组合逻辑电路，开关S1或S2为“0”或“1”时，可能会产生抖动，接电
10、容C1、C2可以缓解抖动。必要时还应将其改为去抖动开关电路第17页，本讲稿共20页闹钟闹钟（定时控制）电路的设计（定时控制）电路的设计 解：解：7时时59分对应数字钟的分对应数字钟的时个位时个位计数器的状计数器的状态为态为(Q3Q 2Q 1Q 0)H1=0111，分十位分十位计数器的状态为计数器的状态为(Q3Q2Q1Q0)M2=0101，分个位分个位计数器的状态为计数器的状态为(Q3Q2Q1Q0)M1=1001。若将上述计数器输出为。若将上述计数器输出为“1”的所有输出端经过与门电路去控制音响电路，可以使的所有输出端经过与门电路去控制音响电路，可以使音响电路正好在音响电路正好在7点点59分响，
11、持续分响，持续1分钟后（即分钟后（即8点时）点时）停响。停响。例：例：要求上午要求上午7时时59分发出闹时信号，持分发出闹时信号，持续时间为续时间为1分钟。分钟。第18页，本讲稿共20页仿广播电台正点报时电路仿广播电台正点报时电路秒个位计数器的状态CP(秒)Q3S1Q2S1Q1S1Q0S1功 能500000510001鸣低音520010停530011鸣低音540100停550101鸣低音560110停570111鸣低音581000停591001鸣高音000000停 当数字钟计时快要到正点时发当数字钟计时快要到正点时发出提醒；仿电台按照出提醒；仿电台按照4 4低音低音1 1高音高音的顺序发出间断
12、声响；最后一声的顺序发出间断声响；最后一声高音结束的时刻为正点时刻。高音结束的时刻为正点时刻。设定设定4声低音（约声低音（约500Hz）分别）分别发生在发生在59分分51秒、秒、53秒、秒、55秒及秒及57秒，最后一声高音（约秒，最后一声高音（约1kHz）发生在发生在59分分59秒，如左表格所示。秒，如左表格所示。每声持续时间均为每声持续时间均为1秒。秒。第19页，本讲稿共20页仿广播电台正点报时电路仿广播电台正点报时电路只有当 分十位的Q2M2Q0M2=11 分个位的Q3M1Q0M1=11 秒十位的Q2S2Q0S2=11秒个位的Q0S1=1时 音响电路才工作 这里采用的都是这里采用的都是TTLTTL与非门，如果用其它器件还会简与非门，如果用其它器件还会简单一些。若没有音响电路，可用发光管。单一些。若没有音响电路，可用发光管。第20页，本讲稿共20页