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1、实验四 有限状态机（FSM）的设计一、实验目的1了解FSM的应用范围和两种类型的不同特点；2掌握FSM的电路结构和设计要点。二、实验原理FSM相关概念和设计要点FSM适合于设计数字系统的控制模块。用Verilog HDL的case/if-else等语句能很好地描述基于状态机的设计。状态机可以认为是组合逻辑和时序逻辑的特殊组合。时序逻辑部分用于存贮状态，组合电路用于状态译码和产生输出信号。状态机的下一个状态不仅与输入信号有关，还与状态寄存器当前所处的状态有关。状态机分为Mealy和Moore两种类型，前者的输出只是当前状态的函数，也就是状态的转换与输入信号无关，后者的输出则是当前状态和当前输入的
2、函数，即状态的转换与输入信号有关。状态机的表示方法：状态图、状态表和流程图。状态机设计要点： 一般采用同步时序方式，在时钟信号的触发下完成状态转移； 起始状态是指电路复位后所处的状态，选择一个合理的起始状态将使整个系统简洁、高效，有的综合器会自动为状态机的设计选择一个最佳的起始状态； 状态编码的方式主要有二进制编码、格雷编码和一位热码编码等： 二进制编码（Binary State Machine）：采用普通的二进制数代表每个状态，如4个状态state0/state1/state2/state3对应编码为00/01/10/11。这种编码的缺点是相邻状态的转换有可能有多个比特发生变化（如01-10
3、），瞬变次数多，容易产生毛刺，引起逻辑错误； 格雷编码（Gray Code State Machine）： 4个状态state0/state1/state2/state3对应编码为00/01/11/10即为格雷编码方式。格雷码节省逻辑单元，而且在状态的顺序转换中相邻状态每次只有一个比特发生变化，这样减少了瞬变的次数，也减少了产生毛刺和一些暂态的可能。 一位热码编码（One-Hot State Machine Encoding）：采用n位来编码具有n个状态的状态机 。如4个状态state0/state1/state2/state3对应编码为1000/0100/0010/0001。采用一位热码编码
4、，虽然多用了触发器，但可以有效节省和简化组合电路。对于寄存器数量多而门逻辑相对缺乏的FPGA来说，采用一位热码编码可以有效地提高电路地速度和可靠性，也有利于提高器件资源的利用率。因此，对于FPGA器件，建议采用这种编码方式。采用这种编码会出现一些多余的状态，即一些无效的状态，需要增加default分支项，以便这些状态下能自动回到起始状态。 状态编码的定义可以用parameter或者define语句。建议采用前者。尽量采用同步电路设计； define state0 2b00 /不要加分号 define state1 2b01 . case (state) state0: ; /不能少“” .状态转换一般使用case/casex/casez描述。Case语句比if-else语句更清晰明了。此外，case语句的最后不要忘了default分支语句以避免锁存器的产生。三、实验仪器 序号名称型号与规格数量备注1计算机系统（PC机）Intel奔腾系列，1G内存12Quarues6.0以上1四、实验内容状态机设计实例1、 设计一个控制A/D0809工作的状态机（Moore状态机） 参考例8-22、 设计Mealy状态机 参考例8-5五、思考题Mealy和Moore两种类型的区别？