第五讲优化和时序分析PPT讲稿.ppt

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1、第五讲优化和时序分析第1页，共44页，编辑于2022年，星期三11.1 资源优化资源优化 11.1.1 资源共享资源共享【例【例11-1】LIBRARY ieee;USE ieee.std_logic_1164.all;USE ieee.std_logic_unsigned.all;USE ieee.std_logic_arith.all;ENTITY multmux IS PORT(A0,A1，B :IN std_logic_vector(3 downto 0);sel :IN std_logic;Result :OUT std_logic_vector(7 downto 0);END mu

2、ltmux;ARCHITECTURE rtl OF multmux ISBEGIN process(A0,A1,B,sel)begin if(sel=0)then Result=A0*B;else Result=A1*B;end if;end process;END rtl;第2页，共44页，编辑于2022年，星期三11.1 资源优化资源优化 11.1.1 资源共享资源共享 图图11-1 先乘后选择的设计方法先乘后选择的设计方法RTL结构结构 第3页，共44页，编辑于2022年，星期三11.1 资源优化资源优化 11.1.1 资源共享资源共享 图图11-2 先选择后乘设计方法先选择后乘设计方法

3、RTL结构结构 第4页，共44页，编辑于2022年，星期三11.1 资源优化资源优化 11.1.1 资源共享资源共享【例【例11-2】ARCHITECTURE rtl OF muxmult IS signal temp:std_logic_vector(3 downto 0);BEGIN process(A0,A1,B,sel)begin if(sel=0)then temp=A0;else temp=A1;end if;result=temp*B;end process;END rtl;第5页，共44页，编辑于2022年，星期三11.1 资源优化资源优化 11.1.1 资源共享资源共享 图图

4、11-3 资源共享反例资源共享反例 第6页，共44页，编辑于2022年，星期三11.1 资源优化资源优化 11.1.2 逻辑优化逻辑优化【例【例11-3】LIBRARY ieee;USE ieee.std_logic_1164.all;use ieee.std_logic_unsigned.all;use ieee.std_logic_arith.all;ENTITY mult1 IS PORT(clk:in std_logic;ma:In std_logic_vector(11 downto 0);mc:out std_logic_vector(23 downto 0);END mult1;

5、ARCHITECTURE rtl OF mult1 IS signal ta，tb:std_logic_vector(11 downto 0);BEGINprocess(clk)begin if(clkevent and clk=1)then ta=ma;tb=100110111001;mc=ta*tb;end if;end process;END rtl;第7页，共44页，编辑于2022年，星期三11.1 资源优化资源优化 11.1.2 逻辑优化逻辑优化【例【例11-4】LIBRARY ieee;USE ieee.std_logic_1164.all;use ieee.std_logic_u

6、nsigned.all;use ieee.std_logic_arith.all;ENTITY mult2 IS PORT(clk:in std_logic;ma:In std_logic_vector(11 downto 0);mc:out std_logic_vector(23 downto 0);END mult2;ARCHITECTURE rtl OF mult2 IS signal ta:std_logic_vector(11 downto 0);constant tb:std_logic_vector(11 downto 0):=100110111001;BEGINprocess(

7、clk)begin if(clkevent and clk=1)then ta=ma;mc=ta*tb;end if;end process;END rtl;第8页，共44页，编辑于2022年，星期三11.1 资源优化资源优化 11.1.3 串行化串行化【例【例11-5】LIBRARY ieee;USE ieee.std_logic_1164.all;use ieee.std_logic_unsigned.all;use ieee.std_logic_arith.all;ENTITY pmultadd IS PORT(clk:in std_logic;a0,a1,a2,a3:in std_lo

8、gic_vector(7 downto 0);b0,b1,b2,b3:in std_logic_vector(7 downto 0);yout:out std_logic_vector(15 downto 0);END pmultadd;ARCHITECTURE p_arch OF pmultadd ISBEGINprocess(clk)begin if(clkevent and clk=1)then yout=(a0*b0)+(a1*b1)+(a2*b2)+(a3*b3);end if;end process;END p_arch;yout=a0 b0+a1 b1+a2 b2+a3 b3 第

9、9页，共44页，编辑于2022年，星期三11.1 资源优化资源优化 K KX康芯科技康芯科技11.1.3 串行化串行化 图图11-4 并行并行乘法并行并行乘法RTL结构（结构（Synplify综合）综合）第10页，共44页，编辑于2022年，星期三K KX康芯科技康芯科技【例【例11-6】LIBRARY ieee;USE ieee.std_logic_1164.all;use ieee.std_logic_unsigned.all;use ieee.std_logic_arith.all;ENTITY smultadd IS PORT(clk，start:in std_logic;a0,a1,

10、a2,a3:In std_logic_vector(7 downto 0);b0,b1,b2,b3:In std_logic_vector(7 downto 0);yout:out std_logic_vector(15 downto 0);END smultadd;ARCHITECTURE s_arch OF smultadd IS signal cnt:std_logic_vector(2 downto 0);signal tmpa，tmpb:std_logic_vector(7 downto 0);signal tmp，ytmp:std_logic_vector(15 downto 0)

11、;BEGINtmpa=a0 when cnt=0 else a1 when cnt=1 else a2 when cnt=2 else a3 when cnt=3 else a0;tmpb=b0 when cnt=0 else b1 when cnt=1 else b2 when cnt=2 else b3 when cnt=3 else b0;tmp=tmpa*tmpb;process(clk)begin if(clkevent and clk=1)then if(start=1)then cnt=000;ytmp 0);elsif(cnt4)then cnt=cnt+1;ytmp=ytmp

12、+tmp;elsif(cnt=4)then yout=ytmp;end if;end if;end process;END s_arch;第11页，共44页，编辑于2022年，星期三11.2 速度优化速度优化 11.2.1 流水线设计流水线设计 图图11-5 未使用流水线未使用流水线 第12页，共44页，编辑于2022年，星期三11.2 速度优化速度优化 11.2.1 流水线设计流水线设计 图图11-6 使用流水线使用流水线 第13页，共44页，编辑于2022年，星期三11.2 速度优化速度优化 11.2.1 流水线设计流水线设计 图图11-7 流水线工作图示流水线工作图示 第14页，共44页

13、，编辑于2022年，星期三K KX康芯科技康芯科技【例【例11-7】LIBRARY ieee;USE ieee.std_logic_1164.all;use ieee.std_logic_unsigned.all;use ieee.std_logic_arith.all;ENTITY adder4 IS PORT(clk:in std_logic;a0,a1,a2,a3:in std_logic_vector(7 downto 0);yout:out std_logic_vector(9 downto 0);END adder4;ARCHITECTURE normal_arch OF adde

14、r4 IS signal t0,t1,t2,t3:std_logic_vector(7 downto 0);signal addtmp0,addtmp1:std_logic_vector(8 downto 0);BEGINprocess(clk)begin if(clkevent and clk=1)then t0=a0;t1=a1;t2=a2;t3=a3;end if;end process;addtmp0=0&t0+t1;addtmp1=0&t2+t3;process(clk)begin if(clkevent and clk=1)then yout=0&addtmp0+addtmp1;e

15、nd if;end process;END normal_arch;第15页，共44页，编辑于2022年，星期三K KX康芯科技康芯科技【例【例11-8】LIBRARY ieee;USE ieee.std_logic_1164.all;use ieee.std_logic_unsigned.all;use ieee.std_logic_arith.all;ENTITY pipeadd IS PORT(clk:in std_logic;a0,a1,a2,a3:in std_logic_vector(7 downto 0);yout:out std_logic_vector(9 downto 0)

16、;END pipeadd;ARCHITECTURE pipelining_arch OF pipeadd IS signal t0,t1,t2,t3:std_logic_vector(7 downto 0);signal addtmp0,addtmp1:std_logic_vector(8 downto 0);BEGINprocess(clk)begin if(clkevent and clk=1)then t0=a0;t1=a1;t2=a2;t3=a3;end if;end process;process(clk)begin if(clkevent and clk=1)then addtmp

17、0=0&t0+t1;addtmp1=0&t2+t3;yout=0&addtmp0+addtmp1;end if;end process;END pipelining_arch;第16页，共44页，编辑于2022年，星期三11.2 速度优化速度优化 11.2.2 寄存器配平寄存器配平 图图11-8 不合理的结构不合理的结构 第17页，共44页，编辑于2022年，星期三11.2 速度优化速度优化 11.2.2 寄存器配平寄存器配平 图图11-9 寄存器配平的结构寄存器配平的结构 第18页，共44页，编辑于2022年，星期三11.2 速度优化速度优化 11.2.3 关键路径法关键路径法 图图11-1

18、0 关键路径示意关键路径示意 第19页，共44页，编辑于2022年，星期三11.3 优化设置与时序分析优化设置与时序分析 11.3.1 Settings设置设置 11.3.2 HDL版本设置及版本设置及Analysis&Synthesis功能功能 11.3.3 Analysis&Synthesis的优化设置的优化设置 11.3.4 适配器适配器Fitter设置设置 第20页，共44页，编辑于2022年，星期三11.3 优化设置与时序分析优化设置与时序分析 图图9-11 布线倍增布线倍增器优化程度指数器优化程度指数选择选择 第21页，共44页，编辑于2022年，星期三11.3 优化设置与时序分析

19、优化设置与时序分析 11.3.5 增量布局布线控制设置增量布局布线控制设置 图图11-12 反标设反标设置置 第22页，共44页，编辑于2022年，星期三11.3 优化设置与时序分析优化设置与时序分析 11.3.6 使用使用Design Assistant检查设计可靠性检查设计可靠性 图图11-13 Design Assistant设置设置 第23页，共44页，编辑于2022年，星期三11.3 优化设置与时序分析优化设置与时序分析 11.3.7 时序设置与分析时序设置与分析 图图11-14 全编译前时序条件设置（设置时钟信号全编译前时序条件设置（设置时钟信号CLK不低于不低于130MHz）第2

20、4页，共44页，编辑于2022年，星期三11.3 优化设置与时序分析优化设置与时序分析 11.3.7 时序设置与分析时序设置与分析 图图11-15 由由Timing Wizard窗口设置时序条件窗口设置时序条件 第25页，共44页，编辑于2022年，星期三11.3 优化设置与时序分析优化设置与时序分析 11.3.8 查看时序分析结果查看时序分析结果 图图11-16 时序分析报告窗时序分析报告窗 第26页，共44页，编辑于2022年，星期三11.3 优化设置与时序分析优化设置与时序分析 11.3.8 查看时序分析结果查看时序分析结果 图图11-17 Timing Analyzer Tool 项进

21、入的时序分析报告窗项进入的时序分析报告窗 第27页，共44页，编辑于2022年，星期三11.3 优化设置与时序分析优化设置与时序分析 11.3.9 适配优化设置示例适配优化设置示例 图图11-18 未用乘积项前的编译报告未用乘积项前的编译报告 第28页，共44页，编辑于2022年，星期三【例【例11-9】用用CASE语句设计的正弦信号发生器语句设计的正弦信号发生器LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;USE IEEE.STD_LOGIC_UNSIGNED.ALL;ENTITY SINGT IS PORT(CLK :IN STD_LOGIC;DOUT

22、:OUT INTEGER RANGE 255 DOWNTO 0 );END;ARCHITECTURE DACC OF SINGT IS SIGNAL Q :INTEGER RANGE 63 DOWNTO 0;SIGNAL D :INTEGER RANGE 255 DOWNTO 0;BEGINPROCESS(CLK)BEGIN IF CLKEVENT AND CLK=1 THENIF Q 63 THEN Q=Q+1;ELSE Q D D D D D D D D D D D D D D D D D D D D D D D D D D D D D D D D D D D D D D D D D D

23、D D D D D D D D D D D D D D D D D D D D D D NULL;END CASE;END PROCESS;DOUT=D;END;第30页，共44页，编辑于2022年，星期三11.3 优化设置与时序分析优化设置与时序分析 11.3.9 适配优化设置示例适配优化设置示例 图图11-19 针对工程选择针对工程选择Locate in Assignment Editor 第31页，共44页，编辑于2022年，星期三11.3 优化设置与时序分析优化设置与时序分析 11.3.9 适配优化设置示例适配优化设置示例 图图11-20 选用乘积项逻辑优化选用乘积项逻辑优化 第32页

24、，共44页，编辑于2022年，星期三11.3 优化设置与时序分析优化设置与时序分析 11.3.9 适配优化设置示例适配优化设置示例 图图11-21在在floorplan中可以看到使用了中可以看到使用了32个个ESB 第33页，共44页，编辑于2022年，星期三11.3 优化设置与时序分析优化设置与时序分析 11.3.9 适配优化设置示例适配优化设置示例 图图11-22使用了乘积项的编译报告使用了乘积项的编译报告 第34页，共44页，编辑于2022年，星期三11.3 优化设置与时序分析优化设置与时序分析 11.3.10 Slow Slew Rate设置设置 图图11-23 Slow Slew R

25、ate选择选择 第35页，共44页，编辑于2022年，星期三11.3 优化设置与时序分析优化设置与时序分析 11.3.11 LogicLock优化技术优化技术 大规模系统开发中，应用逻辑锁定技术可以优化设计，大规模系统开发中，应用逻辑锁定技术可以优化设计，合理分配硬件资料，提高系统的工作速度和可靠性。合理分配硬件资料，提高系统的工作速度和可靠性。QuartusII支持逻辑锁定技术的支持逻辑锁定技术的FPGA器件系列有器件系列有APEX20K、APEXII、Excalibur、Cyclone/II和和Stratix/II等。等。第36页，共44页，编辑于2022年，星期三11.4 Chip Ed

26、itor应用应用 11.4.1 Chip Editor应用实例应用实例 图图9-24 最左侧是最左侧是CNT4B占用的占用的LAB 第37页，共44页，编辑于2022年，星期三11.4 Chip Editor应用应用 11.4.1 Chip Editor应用实例应用实例 9-25 放大后的放大后的LAB分布分布 第38页，共44页，编辑于2022年，星期三11.4 Chip Editor应用应用 11.4.1 Chip Editor应用实例应用实例 图图11-26 被占用的被占用的LAB 图图11-27 LAB中被占用的中被占用的5个个LCs 第39页，共44页，编辑于2022年，星期三11.

27、4 Chip Editor应用应用 11.4.1 Chip Editor应用实例应用实例 图图11-28 Resource Property Editor的门级原理图编辑窗的门级原理图编辑窗 第40页，共44页，编辑于2022年，星期三11.4 Chip Editor应用应用 11.4.1 Chip Editor应用实例应用实例 图图11-29 的时序分析报告窗图的时序分析报告窗图 第41页，共44页，编辑于2022年，星期三11.4 Chip Editor应用应用 11.4.2 Chip Editor功能说明功能说明 图图9-30 打开打开Netlist Explorer窗窗 第42页，共44页，编辑于2022年，星期三11.4 Chip Editor应用应用 11.4.2 Chip Editor功能说明功能说明 图图11-31 打开属性和端口连接窗打开属性和端口连接窗 第43页，共44页，编辑于2022年，星期三11.4 Chip Editor应用应用 11.4.3 利用利用Change Manager检测底层逻辑检测底层逻辑 图图11-32 打开打开Change Manager窗窗 第44页，共44页，编辑于2022年，星期三