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1、 可编程逻辑器件基础及应用实验指导书 可编程逻辑器件基础及应用实验指导书 南通大学电子信息学院 南通大学电子信息学院 2007 年 8 月 2007 年 8 月 南通大学电子信息学院 1、目的和任务 可编程逻辑器件基础及应用是一门侧重掌握可编程逻辑器件的基本结构和原理的课程。重点是使学生掌握基于可编程逻辑器件的数字系统的设计和测试方法，了解数字系统设计中现场可编程逻辑系统的设计技巧。通过上机学习，学生不仅可以系统地复习、巩固该课程的基本理论，而且培养学生解决问题能力和创新能力。2、教学基本要求 能熟练使用 Quartus II 软件，利用硬件描述语言，基于可编程逻辑器件，了解数字系统设计中现场
2、可编程逻辑系统的设计技巧。3、实验条件（1）、PC 机、Quartus 软件（2）、GW48 型 EDA 实验开发系统（EP1K30TC144-3）4、实验内容和学时分配 序号 实验内容 学时 1 实验一 可逆计数器的设计 设计一个 4 位二进制可逆计数器 2 2 实验二 8 位8 位定点乘法器的设计 采用 Verilog HDL 进行 8 位8 位定点乘法运算电路的设计仿真，学生可以选择采用树型结构、流水线式、简单的移位相加迭代结构和改进的移位相加迭代结构四种方案中的两种进行设计实现 2 3 实验三 简易电子钟的设计 设计一个简易电子钟，小时计数器为“12 翻 1”；分计数器为 8421BC
3、D 码 60 进制计数器 2 4 实验四 数字跑表电路的设计 设计数字跑表电路，跑表的计时范围为 0.01s 至59min59.99s，计时精度 10ms 2 5 实验五 交通灯控制器设计 设计一个交通灯控制器，在 A、B 方向各有红、黄、绿三盏灯；交通灯控制器按照 10s 的节拍工作，各灯亮的时间相等 2 6 实验六 伪随机信号产生器的设计 设计一个 M 序列脉冲产生器电路，能循环输出“000100110101111”脉冲序列 2 1 南通大学电子信息学院 7 实验七 数字频率计的设计 设计一个数字频率计，可以测量 1999999Hz 范围的频率 2 8 实验八 正弦波形发生器电路设计 设计
4、一个具有多种功能的正弦波形发生器电路，要求能持续稳定地输出正弦波形，学生可以从调频、调相或调幅功能中至少选择一种功能完成 2 5、实验成绩 实验成绩的评定由实验的验收等级和实验报告等级两个部分组成，各占50%。实验的验收等级和实验报告等级均采用 5 个等级，即优、良、中、及格和不及格。实验成绩占本课程平时成绩的 50%。2 南通大学电子信息学院 实验一 可逆计数器的设计 实验一 可逆计数器的设计 1、实验目的与要求 掌握可逆计数器的基本原理和设计方法，了解数字系统的设计规格制定，器件选型和性能评估方法。要求设计一个 4 位二进制可逆计数器，并且具有复位和置数的功能。M1 和 M0 是计数器的工
5、作方式控制端，控制方式为：当 M1M0 为00 时，工作方式为复位；当 M1M0 为 01 时，工作方式为置数；当 M1M0 为 10时，工作方式为加计数；当 M1M0 为 11 时，工作方式为减计数。2、实验内容（1）、在 Quartus 开发环境下，建立工程，并将可逆计数器的硬件描述语言程序输入；（2）、完成编译、调试、仿真和下载验证，分析实验结果，判断其正确性。3、教学形式（1）、本实验为验证性验证性实验，学生在实验前预习实验指导书；（2）、指导教师应该在实验前阐述实验目的、内容、方法和步骤，并且就实验中的难点和注意事项进行一定的说明；（3）、实验结束之后，学生按照实验报告的书写格式自行
6、完成实验报告。4、应达到的实验能力标准（1）、能熟练地在 Quartus 开发环境下，建立工程，并将可逆计数器的硬件描述语言程序输入，并进行编译和调试，排除编译后的错误；（2）、正确地在仿真之前进行功能仿真的设置，并熟练地完成功能仿真和时序仿真；（3）、掌握基于 ACEX1K 系列 EP1K30TC144-3 器件的下载验证方法（采用模式 1）。5、思考题（1）、如果要求的是设计一个带有异步复位和异步置数端的 4 位二进制可逆计数器，那么该如何进行设计？（2）、在下载之前，如果引脚锁定后没有再次编译，下载时会出现什么情况？3 南通大学电子信息学院 实验二 8 位实验二 8 位8 位定点乘法器的
7、设计 8 位定点乘法器的设计 1、实验目的与要求 掌握 8 位8 位定点乘法运算的工作原理和运算过程，以及运用 Verilog HDL进行设计，并在 Quartus II 上完成编译、调试和仿真的方法。要求被乘数和乘数分别为 a7:0 和 b7:0，运算的结果为 c7:0。学生可以选择采用树型结构、流水线式、简单的移位相加迭代结构和改进的移位相加迭代结构四种方案中的两种进行设计实现。2、实验内容（1）、选择两种方案，分别进行 Verilog HDL 设计；（2）、在 Quartus 开发环境下，建立工程，并将两种不同设计方案实现的8 位8 位定点乘法器的硬件描述语言程序输入；（3）、完成编译、
8、调试和仿真，分析实验仿真结果，判断其正确性。3、教学形式（1）、本实验为设计性设计性实验，学生应该在实验之前预习实验指导书，并完成实验内容中的第（1）个步骤；（2）、指导教师应该在实验前阐述实验目的、内容、方法和步骤，并且就实验中的难点和注意事项进行一定的说明；（3）、实验进行中学生完成其余的实验步骤，并对两种不同的设计方案的实验结果进行分析，比较它们的最高工作频率和占用的逻辑资源数目；（4）、实验结束之后，学生按照实验报告的书写格式自行完成实验报告。4、应达到的实验能力标准（1）、掌握树型结构、流水线式、简单的移位相加迭代结构和改进的移位相加迭代结构四种方案的工作原理和运算过程；（2）、能熟
9、练地在 Quartus 开发环境下，建立工程，并将 8 位8 位定点乘法器的硬件描述语言程序输入；（3）、能熟练地进行编译和调试，排除编译后的错误；（4）、正确地在仿真之前进行功能仿真的设置，并熟练地完成功能仿真和时序仿真。4 南通大学电子信息学院 5、思考题 （1）、根据实验的结果，如果优先考虑提高乘法器的运算速度，那么应该采用哪种设计方案比较合适？（2）、根据实验的结果，如果优先考虑减少乘法器占用的逻辑资源数目，那么应该采用哪种设计方案比较合适？5 南通大学电子信息学院 实验三 简易电子钟的设计 实验三 简易电子钟的设计 1、实验目的与要求 掌握简易电子钟的基本原理，以及运用 Verilo
10、g HDL 进行设计，并在 Quartus II 上完成编译、调试、仿真和下载验证的方法。要求简易电子钟的小时计数器为“12 翻 1”；分计数器为 8421BCD 码 60 进制计数器。输入变量为：时钟 clk，直接清零 reset；输出变量为：小时计时变量为 Q15Q7，其中 Q15Q12 为小时的十位，Q11Q8 为小时的个位；Q7Q0为分计时变量，其中 Q7Q4 为分的十位，Q3Q0 为分的个位，上述计时变量均采用 8421BCD 码。2、实验内容（1）、在 Quartus 开发环境下，建立工程，并将简易电子钟电路的硬件描述语言程序输入；（2）、完成编译、调试、仿真和下载验证，分析实验结
11、果，判断其正确性。3、教学形式（1）、本实验为验证性验证性实验，学生在实验前预习实验指导书；（2）、指导教师应该在实验前阐述实验目的、内容、方法和步骤，并且就实验中的难点和注意事项进行一定的说明；（3）、实验结束之后，学生按照实验报告的书写格式自行完成实验报告。4、应达到的实验能力标准（1）、能熟练地在 Quartus 开发环境下，建立工程，并将简易电子钟电路的 Verilog HDL 程序输入，并进行编译和调试，排除编译后的错误；（2）、正确地在仿真之前进行功能仿真的设置，并熟练地完成功能仿真和时序仿真；（3）、掌握对简易电子钟电路进行下载验证的方法（采用模式 7）。5、思考题 （1）、如果
12、要求设计的是带有秒计数器的电子钟，即秒计数器也要按照8421BCD 码 60 进制计数器工作，那么该设计应如何修改？6 南通大学电子信息学院 实验四 数字跑表电路的设计 实验四 数字跑表电路的设计 1、实验目的与要求 掌握数字跑表电路的工作原理和设计，以及运用 Verilog HDL 进行设计，并在 Quartus II 上完成编译、调试、仿真和下载验证的方法。要求通过两个按键来控制计时的起点和终点，一个是清零控制按键，用于设置跑表为初始零状态；另一个则是开始/停止控制按键，在清零控制按键无效的时候，按一下开始/停止键则计时器开始计时，再按一下则暂停计时，再按一下则继续计时。设计的具体要求如下
13、：（1）数字跑表的计时范围为 0.01s59min59.99s，计时精度为 10ms。（2）具有异步清零、启动、计时和暂停功能。（3）输入时钟频率为 100Hz。（4）要求数字跑表的输出能够直接驱动数码管显示。2、实验内容（1）、在 Quartus 开发环境下，建立工程，并将数字跑表电路的硬件描述语言程序输入；（2）、完成编译、调试、仿真和下载验证，分析实验结果，判断其正确性。3、教学形式（1）、本实验为验证性验证性实验，学生应该在实验之前预习实验指导书；（2）、指导教师应该在实验前阐述实验目的、内容、方法和步骤，并且就实验中的难点和注意事项进行一定的说明；（3）、实验结束之后，学生按照实验报
14、告的书写格式自行完成实验报告。4、应达到的实验能力标准（1）、能熟练地在 Quartus 开发环境下，建立工程，并将简易电子钟电路的 Verilog HDL 程序输入，并进行编译和调试，排除编译后的错误；（2）、正确地在仿真之前进行功能仿真的设置，并熟练地完成功能仿真和时序仿真；（3）、掌握对数字跑表电路进行下载验证的方法（采用模式 7）。7 南通大学电子信息学院 5、思考题 （1）、设计要求中的输入时钟频率为 100Hz，但是实际的实验开发系统上如果没有提供这个频率，那么该如何实现这一要求呢？8 南通大学电子信息学院 实验五 交通灯控制器设计 实验五 交通灯控制器设计 1、实验目的与要求 掌
15、握交通灯控制器电路的工作原理，以及运用 Verilog HDL 进行设计，并在Quartus II 上完成编译、调试、仿真和下载验证的方法。要求设计一个交通灯控制器，在 A、B 方向各有红、黄、绿三盏灯；交通灯控制器按照 10s 的节拍工作，各灯亮的时间相等。在下载时，各个数码管的数值均以十进制减法计数器的方式工作。2、实验内容（1）、画出交通灯控制器电路的状态转换图；（2）、状态编码（状态编码的类型任选，如独热码、格雷码和二进制码等）；（3）、编写 Verilog HDL 程序；（4）、完成编译、调试和仿真；（5）、在 GW48 型 EDA 实验开发系统下载验证。3、教学形式（1）、本实验为
16、验证性验证性实验，学生在实验前预习实验指导书，并完成实验内容中前面 3 个步骤；（2）、指导教师应该在实验前阐述实验目的、内容、方法和步骤，并且就实验中的难点和注意事项进行一定的说明；（3）、实验结束之后，学生按照实验报告的书写格式自行完成实验报告。4、应达到的实验能力标准（1）、能熟练地画出交通灯控制器电路的状态转换图；（2）、能准确地区分独热码、格雷码和二进制码等状态编码的概念，熟练地进行状态分配。学会利用 parameter 语句进行状态常量的定义；（3）、熟练掌握编译、调试和仿真的方法；（4）、掌握在 GW48 型 EDA 实验开发系统下载验证的方法（模式 9）。5、思考题 （1）、如
17、果交通灯控制器按照 5s 的节拍工作，各灯亮的时间相等，那么该9 南通大学电子信息学院 设计将应该如何修改？（2）、对于交通灯控制器电路来说，如果状态编码采用二进制码，那么状态寄存器至少需要几位的位宽？如果状态编码采用格雷码，那么状态寄存器至少需要几位的位宽？如果状态编码采用独热码，那么状态寄存器至少需要几位的位宽？10 南通大学电子信息学院 实验六 伪随机信号产生器的设计 实验六 伪随机信号产生器的设计 1、实验目的与要求 掌握 M 序列脉冲发生器的基本原理，以及运用 Verilog HDL 进行设计，并在Quartus II 上完成编译、调试、仿真和下载验证的方法。要求设计一个 M 序列脉
18、冲产生器电路，能循环输出“000100110101111”脉冲序列。2、实验内容（1）、在 Quartus II 开发环境下，建立工程，并将 M 序列脉冲发生器的硬件描述语言程序输入；（2）、完成编译、调试、仿真和下载验证，分析实验结果，判断其正确性。3、教学形式（1）、本实验为验证性验证性实验，学生在实验前预习实验指导书；（2）、指导教师应该在实验前阐述实验目的、内容、方法和步骤，并且就实验中的难点和注意事项进行一定的说明；（3）、实验结束之后，学生按照实验报告的书写格式自行完成实验报告。4、应达到的实验能力标准（1）、能熟练地在 Quartus II 开发环境下，建立工程，并将 M 序列脉
19、冲发生器的硬件描述语言程序输入；（2）、能熟练地进行编译和调试，排除编译后的错误；（3）、正确地在仿真之前进行功能仿真的设置，并熟练地完成功能仿真和时序仿真；（4）、掌握对 M 序列脉冲发生器电路进行下载验证的方法（采用模式 0）。5、思考题 （1）、若要求能循环输出“00010011010111101”脉冲序列，则设计程序应该如何修改？11 南通大学电子信息学院 实验七 数字频率计的设计 实验七 数字频率计的设计 1、实验目的与要求 掌握数字频率计的基本原理，以及运用 Verilog HDL 进行设计，并在 Quartus II 上完成编译、调试、仿真和下载验证的方法。要求设计一个数字频率计
20、，可以测量 1Hz999999Hz 范围的频率。2、实验内容（1）、在 Quartus II 开发环境下，建立工程，并将数字频率计的硬件描述语言程序输入；（2）、完成编译、调试、仿真和下载验证，分析实验结果，判断其正确性。3、教学形式（1）、本实验为验证性验证性实验，学生在实验前预习实验指导书；（2）、指导教师应该在实验前阐述实验目的、内容、方法和步骤，并且就实验中的难点和注意事项进行一定的说明；（3）、实验结束之后，学生按照实验报告的书写格式自行完成实验报告。4、应达到的实验能力标准（1）、能熟练地在 Quartus II 开发环境下，建立工程，并将数字频率计的硬件描述语言程序输入；（2）、
21、能熟练地进行编译和调试，排除编译后的错误；（3）、正确地在仿真之前进行功能仿真的设置，并熟练地完成功能仿真和时序仿真；（4）、掌握对数字频率计电路进行下载验证的方法（采用模式 0）。5、思考题 （1）、如果要求设计的数字频率计可以测量的频率范围是 1Hz99MHz，那么该设计应该如何修改？12 南通大学电子信息学院 实验八 正弦波形发生器电路设计 实验八 正弦波形发生器电路设计 1、实验目的与要求 掌握正弦波形发生器的基本原理，以及运用 Verilog HDL 进行设计，并在Quartus II 上完成编译、调试、仿真和下载验证的方法。要求设计一个具有多种功能的正弦波形发生器电路，要求能持续稳
22、定地输出正弦波形，学生可以从调频、调相或调幅功能中至少选择一种功能完成。2、实验内容（1）、在 Quartus II 开发环境下，建立工程，并将正弦波形发生器的硬件描述语言程序输入；（2）、完成编译、调试、仿真和下载验证，分析实验结果，判断其正确性。3、教学形式（1）、本实验为设计性设计性实验，学生在实验前预习实验指导书；（2）、指导教师应该在实验前阐述实验目的、内容、方法和步骤，并且就实验中的难点和注意事项进行一定的说明；（3）、实验结束之后，学生按照实验报告的书写格式自行完成实验报告。4、应达到的实验能力标准（1）、能熟练地在 Quartus II 开发环境下，建立工程，并将正弦波形发生器
23、的硬件描述语言程序输入；（2）、能熟练地进行编译和调试，排除编译后的错误；（3）、正确地在仿真之前进行功能仿真的设置，并熟练地完成功能仿真和时序仿真；（4）、掌握对正弦波形发生器电路进行下载验证的方法（采用模式 5）。5、思考题 （1）、如何在 Quartus II 中调用参数化的模块库？（2）、如果要求设计一个三角波发生器，那么该设计应该如何修改？13 南通大学电子信息学院 GW48 EDA 系统使用说明 GW48 EDA 系统使用说明 1 实验电路信号资源符号图说明 (1）附图 1-1a 是 16 进制 7 段全译码器，它有 7 位输出，分别接 7 段数码管的 7 个显示输入端：a、b、c
24、、d、e、f 和 g；它的输入端为 D、C、B、A，D 为最高位，A 为最低位。例如，若所标输入的口线为 PIO1916，表示 PIO19 接 D、18 接 C、17 接 B、16 接 A。(2）附图 1-1b 是高低电平发生器，每按键一次，输出电平由高到低、或由低到高变化一次，且输出为高电平时，所按键对应的发光管变亮，反之不亮。(3）附图 1-1c 是 16 进制码（8421 码）发生器，由对应的键控制输出 4 位 2 进制构成的1 位 16 进制码，数的范围是 00001111，即H0 至HF。每按键一次，输出递增 1，输出进入目标芯片的 4 位 2 进制数将显示在该键对应的数码管上。(4
25、）直接与 7 段数码管相连的连接方式的设置是为了便于对 7 段显示译码器的设计学习。以图 NO.2 为例，如图所标“PIO46-PIO40 接 g、f、e、d、c、b、a”表示 PIO46、PIO45.PIO40分别与数码管的 7 段输入 g、f、e、d、c、b、a 相接。(5）附图 1-1d 是单次脉冲发生器。每按一次键，输出一个脉冲，与此键对应的发光管也会闪亮一次，时间 20ms。（6）附图 1-1e 是琴键式信号发生器，当按下键时，输出为高电平，对应的发光管发亮；当松开键时，输出为高电平，此键的功能可用于手动控制脉冲的宽度。具有琴键式信号发生器的实验结构图是 NO.3。2 实验电路结构图
26、 NO.0实验电路结构图HEXPIO2PIO3PIO4PIO5PIO7PIO6D1D2D3D4D5D6D7D8D16D15D14D13D12D11数码1数码2数码3数码4数码5数码6数码7数码8SPEAKER扬声器译码器译码器译码器译码器译码器译码器译码器译码器FPGA/CPLDPIO15-PIO12PIO11-PIO8PIO7-PIO2HEX键1键2键3键4键5键6键7键8PIO47-PIO44PIO43-PIO40PIO39-PIO36PIO35-PIO32PIO31-PIO28PIO27-PIO24PIO23-PIO20PIO19-PIO16目标芯片 附图 1-1 实验电路信号资源符号图
27、 附图 1-2 实验电路结构图 NO.0 14 南通大学电子信息学院 附图 1-3 实验电路结构图 NO.1 附图 1-4 实验电路结构图 NO.2 15 南通大学电子信息学院 实验电路结构图 NO.3 译 码 器 译 码 器 译 码 器 译 码 器 译 码 器 译 码 器 译 码 器 译 码 器 D9D16 D15 D14 D13D12D11D10D8 D7 D6 D5 D4D3D2D1PIO8PIO9PIO10PIO11PIO12PIO13 PIO14PIO15 扬 声 器 12345 6 7 8 目 标 芯 片 FPGA/CPLD PIO0 PIO1 PIO2 PIO3 PIO4 PIO
28、5 PIO6 PIO7 键 1键 2键 3键 4键 5 键 6 键 7 键 8 PIO15-PIO8 PIO47-PIO44 PIO43-PIO40 PIO39-PIO36 PIO35-PIO32 PIO31-PIO28 PIO27-PIO24 PIO23-PIO20 PIO19-PIO16 附图 1-5 实验电路结构图 NO.3 附图 1-6 实验电路结构图 NO.4 16 南通大学电子信息学院 VS（PIO44）HS（PIO43）B（PIO42）G（PIO41）R（PIO40）GNDPIO45PIO46513PS/2接口VCCJ74接PC机串行通讯接口接口电路单片机接口电路235RS-23
29、2B412MHZA键复位P34P33P32X1X2P31P30P35RSTGND12345678910VCCPIO11PIO12PIO13PIO14AT89C2051EU3P37P10P11P12P13P14P15P16P17VCC11121314151617181920PIO15PIO24PIO25PIO26PIO27PIO28PIO29PIO30PIO317.2KP29-A14)27512(PIN30-VCC,PIN3-A15,PIN29-WE)628128(PIN30-VCC,PIN3-A14,RAM/ROMP29-WE)62256(PIN30-VCC,PIN3-A14,6264(PIN
30、30-VCC,PIN29-WR)PIN30-A17,PIN3-A15,PIN29-A14)29C040(PIN31-WE,PIN1-A18,PIN3-A15,PIN29-A14)27040(PIN31-A18,PIN30-A17,PIN29-A14)27020(PIN30-A17,PIN3-A15,P29-A14)27010(PIN30-VCC,PIN3-A15,R78 200R77 200R76 20010548761413321 视频接口VGAJ6A18/A19A18/A15/WEPIO49VCCSLA17RAM_ENVCCGNDSLRAMPIO26PIO25PIO24PIO32PIO33
31、PIO34PIO35PIO36PIO37PIO38PIO39PIO14PIO47PIO10PIO48PIO9PIO46PIO45PIO11PIO12PIO13PIO8PIO15PIO31PIO30PIO29PIO28PIO273231302928272625242322212019181716151413121110987654321VCCGND2708027040270202701027512272562764628128622566264VCCA17/VCCWR/A14A13A8A9A11OEA10CS1D7D6D5D4D3GNDD2D1D0A0A1A2A3A4A5A6A7A12A14(A
32、15)A1610KVCCVR1PIO31PIO29PIO30PIO28PIO27PIO26PIO25PIO24131415164D7D6D5D4D35 D26 D1D07PIO37+5JP251pFC27JP2(COMP)COMPLM311VCC10K-12+124823TL082/1AIN0AOUT1021035.1KR72765TL082/2841+12-12滤波0滤波1FITCOMMEU2DAC0832118171032WR1FB93211IOUT1IOUT212/CSWR2XFERA GNDD GNDVREF8VCC20VCCJP2(1/2,3/4)D1PIO8D2D3D4D5D6D7
33、D8PIO9PIO10PIO11PIO12PIO15PIO14PIO13实验电路结构图NO.5SPEAKER扬声器FPGA/CPLD目标芯片12345678D16D15D14D13D12D11D10D9PIO47-PIO44PIO43-PIO40PIO39-PIO36PIO35-PIO32PIO31-PIO28PIO27-PIO24PIO23-PIO20PIO19-PIO16译码器译码器译码器译码器译码器译码器译码器译码器PIO15-PIO8PIO0PIO1PIO2PIO3PIO4PIO5PIO6PIO7键1键2键3键4键5键6键7键8PIO8JP2(5/6)PIO8(23)(24)12162
34、72610CLOCK750KHZAFIT102C30103C29PIO37PIO35COMMCOMPADEOCADENJP22018161412108642191715131197531021+5VAIN0AIN1ref(-)ref(+)IN-1IN-06922257171415818192021EU1ADC0809PIO16PIO17PIO18PIO19PIO20PIO21PIO22PIO23PIO32PIO33PIO35PIO34msb2-12-22-32-42-52-62-7lsb2-8EOCADD-AADD-BADD-CALEENABLESTART 附图 1-7 实验电路结构图 NO.
35、5 17 南通大学电子信息学院 附图 1-8 实验电路结构图 NO.6 D16D15D14D13D12D11D9D8PIO47D7PIO46D6PIO45D5PIO44D4PIO43D3PIO42D2PIO41PIO40D1NO.7实验电路结构图SPEAKER扬声器FPGA/CPLD目标芯片12345678PIO0PIO2PIO3PIO4PIO5PIO6PIO7单脉冲单脉冲单脉冲键1键2键3键4键5键6键7键8PIO47-PIO40PIO39-PIO36PIO35-PIO32PIO31-PIO28PIO27-PIO24PIO23-PIO20PIO19-PIO16译码器译码器译码器译码器译码器译
36、码器 附图 1-9 实验电路结构图 NO.7 18 南通大学电子信息学院 附图 1-10 实验电路结构图 NO.8 附图 1-11 实验电路结构图 NO.9 19 南通大学电子信息学院 万能接插口与结构图信号/与芯片引脚对照表 FLEX10K20 EP1K30/50 144-PIN TQFP 结构图上的信号名 引脚号 引脚名称 PIO0 8 I/O0 PIO1 9 I/O1 PIO2 10 I/O2 PIO3 12 I/O3 PIO4 13 I/O4 PIO5 17 I/O5 PIO6 18 I/O6 PIO7 19 I/O7 PIO8 20 I/O8 PIO9 21 I/O9 PIO10 2
37、2 I/O10 PIO11 23 I/O11 PIO12 26 I/O12 PIO13 27 I/O13 PIO14 28 I/O14 PIO15 29 I/O15 PIO16 30 I/O16 PIO17 31 I/O17 PIO18 32 I/O18 PIO19 33 I/O19 PIO20 36 I/O20 PIO21 37 I/O21 PIO22 38 I/O22 PIO23 39 I/O23 PIO24 41 I/O24 PIO25 42 I/O25 PIO26 65 I/O26 PIO27 67 I/O27 PIO28 68 I/O28 PIO29 69 I/O29 PIO30 7
38、0 I/O30 PIO31 72 I/O31 PIO32 73 I/O32 PIO33 78 I/O33 PIO34 79 I/O34 PIO35 80 I/O35 PIO36 81 I/O36 PIO37 82 I/O37 PIO38 83 I/O38 PIO39 86 I/O39 PIO40 87 I/O40 PIO41 88 I/O41 PIO42 89 I/O42 PIO43 90 I/O43 PIO44 91 I/O44 PIO45 92 I/O45 PIO46 95 I/O46 PIO47 96 I/O47 PIO48 97 I/O48 PIO49 98 I/O49 SPEAKER 99 I/O50 CLOCK0 54 INPUT1 CLOCK1 55 GCLOK1 CLOCK2 124 INPUT3 CLOCK3 100 I/O51 CLOCK4 101 I/O52 CLOCK5 102 I/O53 CLOCK6 117 I/O61 CLOCK7 118 I/O62 CLOCK8 56 INPUT2 CLOCK9 125 GCLOK2 CLOCK10 119 I/O63 20