《常见电子类硬件笔试题整理(含答案)8327156130bibg.docx》由会员分享，可在线阅读，更多相关《常见电子类硬件笔试题整理(含答案)8327156130bibg.docx（16页珍藏版）》请在taowenge.com淘文阁网|工程机械CAD图纸|机械工程制图|CAD装配图下载|SolidWorks_CaTia_CAD_UG_PROE_设计图分享下载上搜索。
1、硬件笔试试题模拟电路路1、基尔尔霍夫定定理的内内容是什什么？基基尔霍夫夫定律包包括电流流定律和和电压定定律电流流定律：在集总总电路中中，任何何时刻，对对任一节节点，所所有流出出节点的的支路电电流的代代数和恒恒等于零零。电压压定律：在集总总电路中中，任何何时刻，沿沿任一回回路，所所有支路路电压的的代数和和恒等于于零。2、描述述反馈电电路的概概念，列列举他们们的应用用。反馈馈，就是是在电子子系统中中，把输输出回路路中的电电量输入入到输入入回路中中去。反反馈的类类型有：电压串串联负反反馈、电电流串联联负反馈馈、电压压并联负负反馈、电电流并联联负反馈馈。负反反馈的优优点：降降低放大大器的增增益灵敏敏度
2、，改改变输入入电阻和和输出电电阻，改改善放大大器的线线性和非非线性失失真，有有效地扩扩展放大大器的通通频带，自自动调节节作用。电压负反馈的特点：电路的输出电压趋向于维持恒定。电流负反馈的特点：电路的输出电流趋向于维持恒定。3、有源源滤波器器和无源源滤波器器的区别别无源滤滤波器：这种电电路主要要有无源源组件RR、L和C组成有源源滤波器器：集成成运放和和R、C组成，具具有不用用电感、体体积小、重重量轻等等优点。集成运放的开环电压增益和输入阻抗均很高，输出电阻小，构成有源滤波电路后还具有一定的电压放大和缓冲作用。但集成运放带宽有限，所以目前的有源滤波电路的工作频率难以做得很高。数字电路1、同步电路和
3、异步电路的区别是什么？同步电路：存储电路中所有触发器的时钟输入端都接同一个时钟脉冲源，因而所有触发器的状态的变化都与所加的时钟脉冲信号同步。异步电路：电路没有统一的时钟，有些触发器的时钟输入端与时钟脉冲源相连，这有这些触发器的状态变化与时钟脉冲同步，而其它的触发器的状态变化不与时钟脉冲同步。2、什么么是线与逻辑，要要实现它它，在硬硬件特性性上有什什么具体体要求？将两个个门电路路的输出出端并联联以实现现与逻辑辑的功能能成为线线与。在在硬件上上，要用用OC门来来实现，同同时在输输出端口口加一个个上拉电电阻。由由于不用用OC门可可能使灌灌电流过过大，而而烧坏逻逻辑门。3、解释释settup和和hol
4、ld ttimee viiolaatioon，画画图说明明，并说说明解决决办法。（威威盛VIIA20003.11.06上上海笔试试试题）Setup/hold time是测试芯片对输入信号和时钟信号之间的时间要求。建立时间是指触发器的时钟信号上升沿到来以前，数据稳定不变的时间。输入信号应提前时钟上升沿（如上升沿有效）T时间到达芯片，这个T就是建立时间-Setup time.如不满足setup time,这个数据就不能被这一时钟打入触发器，只有在下一个时钟上升沿，数据才能被打入触发器。保持时间是指触发器的时钟信号上升沿到来以后，数据稳定不变的时间。如果hold time不够，数据同样不能被打入触发
5、器。建立时间(Setup Time)和保持时间（Hold time）。建立时间是指在时钟边沿前，数据信号需要保持不变的时间。保持时间是指时钟跳变边沿后数据信号需要保持不变的时间。如果数据信号在时钟沿触发前后持续的时间均超过建立和保持时间，那么超过量就分别被称为建立时间裕量和保持时间裕量。4、什么么是竞争争与冒险险现象？怎样判判断？如如何消除除？（汉汉王笔试试）在组组合逻辑辑中，由由于门的的输入信信号通路路中经过过了不同同的延时时，导致致到达该该门的时时间不一一致叫竞竞争。产产生毛刺刺叫冒险险。如果果布尔式式中有相相反的信信号则可可能产生生竞争和和冒险现现象。解解决方法法：一是是添加布布尔式的的
6、消去项项，二是是在芯片片外部加加电容。5、名词词：SRRAM、SSRRAM、SDRRAMSSRAMM：静态态RAMMDRAAM：动动态RAAMSSSRAMM：Synnchrronoous Staaticc Raandoom AAcceess Memmoryy同步静静态随机机访问存存储器。它它的一种种类型的的SRAAM。SSRRAM的的所有访访问都在在时钟的的上升/下降沿沿启动。地地址、数数据输入入和其它它控制信信号均于于时钟信信号相关关。这一一点与异异步SRRAM不不同，异异步SRRAM的的访问独独立于时时钟，数数据输入入和输出出都由地地址的变变化控制制。SDDRAMM：Synnchrrono
7、ous DRAAM同步步动态随随机存储储器6、FPPGA和和ASIIC的概概念，他他们的区区别。（未未知）答答案：FFPGAA是可编编程ASSIC。 ASIIC:专专用集成成电路，它它是面向向专门用用途的电电路，专专门为一一个用户户设计和和制造的的。根据据一个用用户的特特定要求求，能以以低研制制成本，短短、交货货周期供供货的全全定制，半半定制集集成电路路。与门门阵列等等其它AASICC(Apppliicattionn Sppeciificc ICC)相比比，它们们又具有有设计开开发周期期短、设设计制造造成本低低、开发发工具先先进、标标准产品品无需测测试、质质量稳定定以及可可实时在在线检验验等优
8、点点。7、什么么叫做OOTP片片、掩膜膜片，两两者的区区别何在在？OTTP mmeanns oone timme pproggramm，一次次性编程程MTPP meeanss muultii tiime proograam，多多次性编编程OTTP（Onee Tiime Proograam）是是MCUU的一种种存储器器类型MMCU按按其存储储器类型型可分为为MASSK(掩掩模)RROM、OTPP(一次次性可编编程)RROM、FLAASHRROM等等类型。MASKROM的MCU价格便宜，但程序在出厂时已经固化，适合程序固定不变的应用场合；FALSHROM的MCU程序可以反复擦写，灵活性很强，但价格
9、较高，适合对价格不敏感的应用场合或做开发用途；OTP ROM的MCU价格介于前两者之间，同时又拥有一次性可编程能力，适合既要求一定灵活性，又要求低成本的应用场合，尤其是功能不断翻新、需要迅速量产的电子产品。8、单片片机上电电后没有有运转，首首先要检检查什么么？首先先应该确确认电源源电压是是否正常常。用电电压表测测量接地地引脚跟跟电源引引脚之间间的电压压，看是是否是电电源电压压，例如如常用的的5V。接下来来就是检检查复位位引脚电电压是否否正常。分分别测量量按下复复位按钮钮和放开开复位按按钮的电电压值，看看是否正正确。然然后再检检查晶振振是否起起振了，一一般用示示波器来来看晶振振引脚的的波形，注注
10、意应该该使用示示波器探探头的“XX10”档档。另一一个办法法是测量量复位状状态下的的IO口电电平，按按住复位位键不放放，然后后测量IIO口（没没接外部部上拉的的P0口除除外）的的电压，看看是否是是高电平平，如果果不是高高电平，则则多半是是因为晶晶振没有有起振。另外还要注意的地方是，如果使用片内ROM的话（大部分情况下如此，现在已经很少有用外部扩ROM的了），一定要将EA引脚拉高，否则会出现程序乱跑的情况。有时用仿真器可以，而烧入片子不行，往往是因为EA引脚没拉高的缘故（当然，晶振没起振也是原因只一）。经过上面几点的检查，一般即可排除故障了。如果系统不稳定的话，有时是因为电源滤波不好导致的。在单
11、片机的电源引脚跟地引脚之间接上一个0.1uF的电容会有所改善。如果电源没有滤波电容的话，则需要再接一个更大滤波电容，例如220uF的。遇到系统不稳定时，就可以并上电容试试（越靠近芯片越好）。数字电路路1、同步步电路和和异步电电路的区区别是什什么？（仕仕兰微电电子）22、什么么是同步步逻辑和和异步逻逻辑？（汉汉王笔试试）同步步逻辑是是时钟之之间有固固定的因因果关系系。异步步逻辑是是各时钟钟之间没没有固定定的因果果关系。电路设计可分类为同步电路和异步电路设计。同步电路利用时钟脉冲使其子系统同步运作，而异步电路不使用时钟脉冲做同步，其子系统是使用特殊的“开始”和“完成”信号使之同步。由于异步电路具有
12、下列优点-无时钟歪斜问题、低电源消耗、平均效能而非最差效能、模块性、可组合和可复用性-因此近年来对异步电路研究增加快速，论文发表数以倍增，而Intel Pentium 4处理器设计，也开始采用异步电路设计。异步电路主要是组合逻辑电路，用于产生地址译码器、或的读写控制信号脉冲，其逻辑输出与任何时钟信号都没有关系，译码输出产生的毛刺通常是可以监控的。同步电路是由时序电路(寄存器和各种触发器)和组合逻辑电路构成的电路，其所有操作都是在严格的时钟控制下完成的。这些时序电路共享同一个时钟，而所有的状态变化都是在时钟的上升沿(或下降沿)完成的。3、什么么是线与逻辑，要要实现它它，在硬硬件特性性上有什什么具
13、体体要求？（汉王王笔试）线与逻辑是两个输出信号相连可以实现与的功能。在硬件上，要用oc门来实现（漏极或者集电极开路），由于不用oc门可能使灌电流过大，而烧坏逻辑门，同时在输出端口应加一个上拉电阻。（线或则是下拉电阻）4、什么么是Seetupp 和Holldupp时间？（汉王王笔试）5、setup和holdup时间,区别.（南山之桥）6、解释setup time和hold time的定义和在时钟信号延迟时的变化。（未知）7、解释setup和hold time violation，画图说明，并说明解决办法。（威盛VIA 2003.11.06 上海笔试试题）Setup/hold time 是测试芯片
14、对输入信号和时钟信号之间的时间要求。建立时间是指触发器的时钟信号上升沿到来以前，数据稳定不变的时间。输入信号应提前时钟上升沿（如上升沿有效）T时间到达芯片，这个T就是建立时间-Setup time.如不满足setup time,这个数据就不能被这一时钟打入触发器，只有在下一个时钟上升沿，数据才能被打入触发器。保持时间是指触发器的时钟信号上升沿到来以后，数据稳定不变的时间。如果hold time不够，数据同样不能被打入触发器。建立时间(Setup Time)和保持时间（Hold time）。建立时间是指在时钟边沿前，数据信号需要保持不变的时间。保持时间是指时钟跳变边沿后数据信号需要保持不变的时间
15、。如果不满足建立和保持时间的话，那么DFF将不能正确地采样到数据，将会出现metastability的情况。如果数据信号在时钟沿触发前后持续的时间均超过建立和保持时间，那么超过量就分别被称为建立时间裕量和保持时间裕量。8、说说说对数字字逻辑中中的竞争争和冒险险的理解解，并举举例说明明竞争和和冒险怎怎样消除除。（仕仕兰微电电子）99、什么么是竞争争与冒险险现象？怎样判判断？如如何消除除？（汉汉王笔试试）在组组合逻辑辑中，由由于门的的输入信信号通路路中经过过了不同同的延时时，导致致到达该该门的时时间不一一致叫竞竞争。产产生毛刺刺叫冒险险。如果果布尔式式中有相相反的信信号则可可能产生生竞争和和冒险现
16、现象。解解决方法法：一是是添加布布尔式的的消去项项，二是是在芯片片外部加加电容。10、你你知道那那些常用用逻辑电电平？TTTL与COMMS电平平可以直直接互连连吗？（汉汉王笔试试）常用用逻辑电电平：112V，5V，3.33V；TTLL和CMOOS不可可以直接接互连，由由于TTTL是在在0.33-3.6V之之间，而而CMOOS则是是有在112V的的有在55V的。CMMOS输输出接到到TTLL是可以以直接互互连。TTTL接接到CMMOS需需要在输输出端口口加一上上拉电阻阻接到55V或者者12VV。cmoos的高高低电平平分别为为:Viih=0.77VDDD,Viil=0.99VDDD,Vool=2
17、.00v,VVil=22.4vv,Vool=0.44v.用用cmoos可直直接驱动动ttll;加上上拉后,ttll可驱动动cmoos. 11、如如何解决决亚稳态态。（飞飞利浦大唐笔笔试）亚亚稳态是是指触发发器无法法在某个个规定时时间段内内达到一一个可确确认的状状态。当当一个触触发器进进入亚稳稳态时，既既无法预预测该单单元的输输出电平平，也无无法预测测何时输输出才能能稳定在在某个正正确的电电平上。在在这个稳稳定期间间，触发发器输出出一些中中间级电电平，或或者可能能处于振振荡状态态，并且且这种无无用的输输出电平平可以沿沿信号通通道上的的各个触触发器级级联式传传播下去去。解决决方法：1 降低低系统时
18、时钟2 用反应应更快的的FF3 引入同同步机制制，防止止亚稳态态传播44 改善善时钟质质量，用用边沿变变化快速速的时钟钟信号关关键是器器件使用用比较好好的工艺艺和时钟钟周期的的裕量要要大。12、IIC设计计中同步步复位与与异步复复位的区区别。（南南山之桥桥）同步步复位在在时钟沿沿采复位位信号，完完成复位位动作。异异步复位位不管时时钟，只只要复位位信号满满足条件件，就完完成复位位动作。异步复位对复位信号要求比较高，不能有毛刺，如果其与时钟关系不确定，也可能出现亚稳态。13、MMOORRE 与与 MEEELEEY状态态机的特特征。（南南山之桥桥） MMoo re 状态机机的输出出仅与当当前状态态值
19、有关关, 且只只在时钟钟边沿到到来时才才会有状状态变化化. MMeally 状状态机的的输出不不仅与当当前状态态值有关关, 而且且与当前前输入值值有关, 这14、多多时域设设计中,如何处处理信号号跨时域域。（南南山之桥桥）不同同的时钟钟域之间间信号通通信时需需要进行行同步处处理，这这样可以以防止新新时钟域域中第一一级触发发器的亚亚稳态信信号对下下级逻辑辑造成影影响，其其中对于于单个控控制信号号可以用用两级同同步器，如如电平、边边沿检测测和脉冲冲，对多多位信号号可以用用FIFFO,双双口RAAM，握握手信号号等。跨跨时域的的信号要要经过同同步器同同步，防防止亚稳稳态传播播。例如如：时钟钟域1中的
20、一一个信号号，要送送到时钟钟域2，那么么在这个个信号送送到时钟钟域2之前，要要先经过过时钟域域2的同步步器同步步后，才才能进入入时钟域域2。这个个同步器器就是两两级d触发器器，其时时钟为时时钟域22的时钟钟。这样样做是怕怕时钟域域1中的这这个信号号，可能能不满足足时钟域域2中触发发器的建建立保持持时间，而而产生亚亚稳态，因因为它们们之间没没有必然然关系，是是异步的的。这样样做只能能防止亚亚稳态传传播，但但不能保保证采进进来的数数据的正正确性。所所以通常常只同步步很少位位数的信信号。比比如控制制信号，或或地址。当当同步的的是地址址时，一一般该地地址应采采用格雷雷码，因因为格雷雷码每次次只变一一位
21、，相相当于每每次只有有一个同同步器在在起作用用，这样样可以降降低出错错概率，象象异步FFIFOO的设计计中，比比较读写写地址的的大小时时，就是是用这种种方法。如果两个时钟域之间传送大量的数据，可以用异步FIFO来解决问题。15、给给了reeg的settup,holld时间间，求中中间组合合逻辑的的dellay范范围。（飞飞利浦大唐笔笔试）DDelaay T+T2mmax,T3hholddT11minn+T22minn17、给给出某个个一般时时序电路路的图，有有Tseetupp,Tddelaay,TTck-q,还有 cclocck的dellay,写出决决定最大大时钟的的因素，同同时给出出表达式式
22、。（威威盛VIIA 220033.111.066 上海海笔试试试题）TT+TcclkddeallyTTsettup+Tcoo+Tddelaay;TTholldTTclkkdellay+Tcoo+Tddelaay;118、说说说静态态、动态态时序模模拟的优优缺点。（威威盛VIIA 220033.111.066 上海海笔试试试题）静静态时序序分析是是采用穷穷尽分析析方法来来提取出出整个电电路存在在的所有有时序路路径，计计算信号号在这些些路径上上的传播播延时，检检查信号号的建立立和保持持时间是是否满足足时序要要求，通通过对最最大路径径延时和和最小路路径延时时的分析析，找出出违背时时序约束束的错误误。
23、它不不需要输输入向量量就能穷穷尽所有有的路径径，且运运行速度度很快、占占用内存存较少，不不仅可以以对芯片片设计进进行全面面的时序序功能检检查，而而且还可可利用时时序分析析的结果果来优化化设计，因因此静态态时序分分析已经经越来越越多地被被用到数数字集成成电路设设计的验验证中。动态时序模拟就是通常的仿真，因为不可能产生完备的测试向量，覆盖门级网表中的每一条路径。因此在动态时序分析中，无法暴露一些路径上可能存在的时序问题；19、一一个四级级的Muux,其其中第二二级信号号为关键键信号如如何改善善timmingg。（威威盛VIIA20003.11.06 上海笔笔试试题题）关键键：将第第二级信信号放到到
24、最后输输出一级级输出，同同时注意意修改片片选信号号，保证证其优先先级未被被修改。20、给出一个门级的图，又给了各个门的传输延时，问关键路径是什么，还问给出输入，使得输出依赖于关键路径。（未知）21、逻辑方面数字电路的卡诺图化简，时序（同步异步差异），触发器有几种（区别，优点），全加器等等。（未知）22、卡诺图写出逻辑表达使。（威盛VIA 2003.11.06 上海笔试试题）23、化简F(A,B,C,D)= m(1,3,4,5,10,11,12,13,14,15)的和。（威盛）卡诺图化简：一般是四输入，记住00 01 11 10顺序，0 1 3 24 5 7 612 13 15 148 9 11
25、 1024、please show the CMOS inverter schmatic,layout and its cross sectionwith P-well process.Plot its transfer curve (Vout-Vin) And also explain theoperation region of PMOS and NMOS for each segment of the transfer curve? （威盛笔试题circuit design-beijing-03.11.09）25、To design a CMOS invertor with balanc
26、e rise and fall time,please define the ration of channel width of PMOS and NMOS and explain?26、为什么一个标准的倒相器中P管的宽长比要比N管的宽长比大？（仕兰微电子）和载流子有关，P管是空穴导电，N管电子导电，电子的迁移率大于空穴，同样的电场下，N管的电流大于P管，因此要增大P管的宽长比，使之对称，这样才能使得两者上升时间下降时间相等、高低电平的噪声容限一样、充电放电的时间相等27、用mos管搭出一个二输入与非门。（扬智电子笔试）28、please draw the transistor level
27、schematic of a cmos 2 input AND gate and explain which input has faster response for output rising edge.(less delay time)。（威盛笔试题circuit design-beijing-03.11.09）29、画出NOT,NAND,NOR的符号，真值表，还有transistor level的电路。（Infineon笔试） 30、画出CMOS的图，画出tow-to-one mux gate。（威盛VIA 2003.11.06 上海笔试试题）31、用一个二选一mux和一个inv实现异
28、或。（飞利浦大唐笔试）input a,b;output c;assign c=a?(b):(b);32、画出Y=A*B+C的cmos电路图。（科广试题）33、用逻辑们和cmos电路实现ab+cd。（飞利浦大唐笔试）34、画出CMOS电路的晶体管级电路图，实现Y=A*B+C(D+E)。（仕兰微电子）以上均为画COMS电路图，实现一给定的逻辑表达式，。35、利利用4选1实现F(x,yy,z)=xzz+yzz。（未未知） x,yy作为4选1的数据据选择输输入，四四个数据据输入端端分别是是z或者z的反相相，0，136、给给一个表表达式ff=xxxxx+xxxxx+xxxxxxx+xxxxxx用最少少数
29、量的的与非门门实现（实实际上就就是化 化成最最小项之之和的形形式后根根据(AA*B)*(（C*DD）)=AB+CD337、给给出一个个简单的的由多个个NOTT,NAAND,NORR组成的的原理图图，根据据输入波波形画出出各点波波形。（Infineon笔试） 思路：得出逻辑表达式，然后根据输入计算输出38、为了实现逻辑（A XOR B）OR （C AND D），请选用以下逻辑中的一种，并说明为什么？1）INV 2）AND 3）OR 4）NAND 5）NOR 6）XOR 答案：NAND（未知）39、用与非门等设计全加法器。（华为）40、给出两个门电路让你分析异同。（华为）41、用简单电路实现，当A
30、为输入时，输出B波形为（仕兰微电子） 写逻辑表达式，然后化简42、A,B,C,D,E进行投票，多数服从少数，输出是F（也就是如果A,B,C,D,E中1的个数比0多，那么F输出为1，否则F为0），用与非门实现，输入数目没有限制。（未知） 写逻辑表达式，然后化简43、用波形表示D触发器的功能。（扬智电子笔试） easy44、用传输门和倒向器搭一个边沿触发器。（扬智电子笔试）45、用逻辑们画出D触发器。（威盛VIA 2003.11.06 上海笔试试题）46、画出DFF的结构图,用verilog实现之。（威盛）47、画出一种CMOS的D锁存器的电路图和版图。（未知）48、D触发器和D锁存器的区别。（新
31、太硬件面试）49、简述latch和filp-flop的异同。（未知）50、LATCH和DFF的概念和区别。（未知）51、latch与register的区别,为什么现在多用register.行为级描述中latch如何产生的。（南山之桥）latch是电平触发，register是边沿触发，register在同一时钟边沿触发下动作，符合同步电路的设计思想，而latch则属于异步电路设计，往往会导致时序分析困难，不适当的应用latch则会大量浪费芯片资源。52、用D触发器做个二分频的电路.又问什么是状态图。（华为）53、请画出用D触发器实现2倍分频的逻辑电路？（汉王笔试）54、怎样用D触发器、与或非门组
32、成二分频电路？（东信笔试）直接D触发器Q反相输出接到数据输入55、How many flip-flop circuits are needed to divide by 16? (Intel) 16分频？456、用filp-flop和logic-gate设计一个1位加法器，输入carryin和current-stage，输出carryout和next-stage. 57、用D触发器做个4进制的计数。（华为）58、实现N位Johnson Counter,N=5。（南山之桥）59、用你熟悉的设计方式设计一个可预置初值的7进制循环计数器，15进制的呢？（仕兰微电子）60、数字电路设计当然必问Veri
33、log/VHDL，如设计计数器。（未知）61、BLOCKING NONBLOCKING 赋值的区别。（南山之桥）非阻塞赋值：块内的赋值语句同时赋值，一般用在时序电路描述中阻塞赋值：完成该赋值语句后才能做下一句的操作，一般用在组合逻辑描述中62、写异步D触发器的verilog module。（扬智电子笔试）module dff8(clk , reset, d, q);input clk;input reset;input 7:0 d;output 7:0 q;reg 7:0 q;always (posedge clk or posedge reset) if(reset) q = 0; else
34、 q = d;endmodule63、用D触发器实现2倍分频的Verilog描述？（汉王笔试）module divide2( clk , clk_o, reset); input clk , reset; output clk_o; wire in; reg out ; always ( posedge clk or posedge reset) if ( reset) out = 0; else out = in; assign in = out; assign clk_o = out; endmodule64、可编程逻辑器件在现代电子设计中越来越重要，请问：a) 你所知道的可编程逻辑器件有
35、哪些？ b) 试用VHDL或VERILOG、ABLE描述8位D触发器逻辑。（汉王笔试）PAL，GAL，PLD，CPLD，FPGA。module dff8(clk , reset, d, q);input clk;input reset;input7:0 d;output7:0 q;reg7:0 q;always (posedge clk or posedge reset)/异步复位，高电平有效 if(reset) q = 0; else q = d;endmodule65、请用HDL描述四位的全加法器、5分频电路。（仕兰微电子）66、用VERILOG或VHDL写一段代码，实现10进制计数器。（
36、未知）67、用VERILOG或VHDL写一段代码，实现消除一个glitch。（未知）68、一个状态机的题目用verilog实现（不过这个状态机画的实在比较差，很容易误解的）。（威盛VIA 2003.11.06 上海笔试试题）69、描述一个交通信号灯的设计。（仕兰微电子）70、画状态机，接受1，2，5分钱的卖报机，每份报纸5分钱。（扬智电子笔试）71、设计一个自动售货机系统，卖soda水的，只能投进三种硬币，要正确的找回钱数。 （1）画出fsm（有限状态机）；（2）用verilog编程，语法要符合fpga设计的要求。（未知）72、设计一个自动饮料售卖机，饮料10分钱，硬币有5分和10分两种，并考
37、虑找零：（1）画出fsm（有限状态机）；（2）用verilog编程，语法要符合fpga设计的要求；（3）设计工程中可使用的工具及设计大致过程。（未知）73、画出可以检测10010串的状态图,并verilog实现之。（威盛）74、用FSM实现101101的序列检测模块。（南山之桥）a为输入端，b为输出端，如果a连续输入为1101则b输出为1，否则为0。例如a： 0001100110110100100110 b： 0000000000100100000000 请画出state machine；请用RTL描述其state machine。（未知）75、用verilog/vddl检测stream中的特
38、定字符串（分状态用状态机写）。（飞利浦大唐笔试）76、用verilog/vhdl写一个fifo控制器(包括空，满，半满信号)。（飞利浦大唐笔试）regN-1:0 memory0:M1; 定义FIFO为N位字长容量M八个always模块实现，两个用于读写FIFO，两个用于产生头地址head和尾地址tail，一个产生counter计数，剩下三个根据counter的值产生空，满，半满信号产生空，满，半满信号77、现有一用户需要一种集成电路产品，要求该产品能够实现如下功能：y=lnx，其中，x为4位二进制整数输入信号。y为二进制小数输出，要求保留两位小数。电源电压为35v假设公司接到该项目后，交由你来
39、负责该产品的设计，试讨论该产品的设计全程。（仕兰微电子）78、sram，flash memory，及dram的区别？（新太硬件面试）sram：静态随机存储器，存取速度快，但容量小，掉电后数据会丢失，不像DRAM 需要不停的REFRESH，制造成本较高，通常用来作为快取(CACHE) 记忆体使用flash：闪存，存取速度慢，容量大，掉电后数据不会丢失dram：动态随机存储器，必须不断的重新的加强(REFRESHED) 电位差量，否则电位差将降低至无法有足够的能量表现每一个记忆单位处于何种状态。价格比sram便宜，但访问速度较慢，耗电量较大，常用作计算机的内存使用。79、给出单管DRAM的原理图(
40、西电版数字电子技术基础作者杨颂华、冯毛官205页图914b)，问你有什么办法提高refresh time，总共有5个问题，记不起来了。（降低温度，增大电容存储容量）（Infineon笔试）80、Please draw schematic of a common SRAM cell with 6 transistors,point out which nodes can store data and which node is word line control? （威盛笔试题circuit design-beijing-03.11.09）81、名词:sram,ssram,sdram名词IRQ,
41、BIOS,USB,VHDL,SDRIRQ: Interrupt ReQuestBIOS: Basic Input Output SystemUSB: Universal Serial BusVHDL: VHIC Hardware Description LanguageSDR: Single Data Rate压控振荡器的英文缩写(VCO)。动态随机存储器的英文缩写(DRAM)。名词解释，比如PCI、ECC、DDR、interrupt、pipeline、IRQ,BIOS,USB,VHDL,VLSI VCO(压控振荡器) RAM (动态随机存储器)，FIR IIR DFT(离散傅立叶变换)或者是中文的，比如：a.量化误差 b.直方图 c.白平衡 PCI：Peripheral Component Interconnect（PCI），DDR：DoubleDataRateECC：Error Checking and Correcting16