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1、装 订 线可编程逻逻辑器件件设计实实验报告告实验名称称：Quuarttus II基基础实验验实验目的的：使用用Quaartuus III设计计并完成成一个简简单的逻逻辑电路路实验时间间： 20015年年地点：8033实验室室学生姓名名：赵佳佳梦学号号： 22012211772822实验名称称：使用用Quaartuus III设计计并完成成一个简简单的逻逻辑电路路1、 实验步骤骤（1） 创建工程程（2） 创建文件件（3） 编译工程程（4） 观察RTTL视图图（5） 仿真2、 VeriiloggHDLL代码采用原理理图输入入3、 RTL视视图4、 仿真结果果装 订 线可编程逻逻辑器件件设计实实验报
2、告告实验名称称：第二二部分：VerriloogHDDL基础础实验实验目的的：掌握握Quaartuus III 软软件的基基本使用用方法，完完成基本本时序电电路设计计实验时间间： 20015年年地点：8033实验室室学生姓名名：赵佳佳梦学号号： 22012211772822实验名称称：简单单D触发器器1、实验验步骤（1） 创建工程程（2） 创建文件件（3） 编译工程程（4） 观察RTTL视图图（5） 仿真2、 VeriiloggHDLL代码moduule _DFFF (clkk,d,q); inpput clkk,d; outtputt q; regg q; aalwaays (pposeedg
3、ee cllk) beeginn q=d; ennd enndmoodulle3、 RTL视视图4、仿真真结果装 订 线可编程逻逻辑器件件设计实实验报告告实验名称称：第二二部分：VerriloogHDDL基础础实验实验目的的：掌握握Quaartuus III 软软件的基基本使用用方法，完完成基本本时序电电路设计计实验时间间： 20015年年地点：8033实验室室学生姓名名：赵佳佳梦学号号： 22012211772822实验名称称：同步步置数的的D触发器器1、 实验步骤骤创建工程程、创建建文件、编编译工程程、观察察RTLL视图、仿仿真2、 VeriiloggHDLL代码moduule CFQQ
4、(cclk,d,lloadd,q);inpuut cclk,d,lloadd; outtputt q; regg q;alwaays(pooseddge clkk) beggin iif(!loaad) qq=11; eelsee qq=dd; enddendmmoduule3、RTTL视图图4、仿真真结果装 订 线可编程逻逻辑器件件设计实实验报告告实验名称称：第二二部分：VerriloogHDDL基础础实验实验目的的：掌握握Quaartuus III 软软件的基基本使用用方法，完完成基本本时序电电路设计计实验时间间： 20015年年地点：8033实验室室学生姓名名：赵佳佳梦学号号： 2201
5、2211772822实验名称称：同步步置数异异步清零零的D触发器器1、实验验步骤创建工程程、创建建文件、编编译工程程、观察察RTLL视图、仿仿真2、VeerillogHHDL代代码moduule _DFFf (clkk,d,loaad,rrestt,q);inpuut cclk,d,lloadd,reest;outpput q;reg q;alwaays(pooseddge clkk orr neegeddge resst) beggin iff(!rrestt) qq=00; eelsee iff (!loaad) qq=11; eelsee qq=dd; enddendmmoduule3、
6、RTTL视图图4、仿真真结果装 订 线可编程逻逻辑器件件设计实实验报告告实验名称称：第二二部分：VerriloogHDDL基础础实验实验目的的：掌握握Quaartuus III 软软件的基基本使用用方法，完完成基本本时序电电路设计计实验时间间： 20015年年地点：8033实验室室学生姓名名：赵佳佳梦学号号： 22012211772822实验名称称：带Q_nn输出的D触发器器1、实验验步骤创建工程程、创建建文件、编编译工程程、观察察RTLL视图、仿仿真2、VeerillogHHDL代代码moduule d_qq(inn,cllk,qq,seet,aa,reesett,q_n);inpput c
7、lkk,inn,seet,aa,reesett;outtputt reeg qq,q_n;alwwayss(pposeedgee cllk,nnegeedgee reesett)begginq_nn=qq;if(!reesett)q=0;elsse iif(!sett)q=a;elsseq=in;endd3、RTTL视图图4、仿真真结果装 订 线可编程逻逻辑器件件设计实实验报告告实验名称称：第二二部分：VerriloogHDDL基础础实验实验目的的：掌握握Quaartuus III 软软件的基基本使用用方法，完完成基本本时序电电路设计计实验时间间： 20015年年地点：8033实验室室学生姓名
8、名：赵佳佳梦学号号： 22012211772822实验名称称：4选1数据选选择器1、实验验步骤创建工程程、创建建文件、编编译工程程、观察察RTLL视图、仿仿真2、VeerillogHHDL代代码moduule muxx4_11 (iin0,in11,inn2,iin3,s0,s1,outt); inpput s00,s11; inpput inn0,iin1,in22,inn3; outtputt ouut; regg ouut; alwwayss(iin0,in11,inn2,iin3,s0,s1) beggin ccasee(ss0,ss1) 2b000:ouut=in00; 2b011:
9、ouut=in11; 2b100:ouut=in22; 2b111:ouut=in33; deefauult:outt=11bzz; eendccasee enddendmmoduule 3、RTTL视图图4、仿真真结果装 订 线可编程逻逻辑器件件设计实实验报告告实验名称称：第二二部分：VerriloogHDDL基础础实验实验目的的：掌握握Quaartuus III 软软件的基基本使用用方法，完完成基本本时序电电路设计计实验时间间： 20015年年地点：8033实验室室学生姓名名：赵佳佳梦学号号： 22012211772822实验名称称：6选1数据选选择器1、实验验步骤创建工程程、创建建文件、
10、编编译工程程、观察察RTLL视图、仿仿真2、VeerillogHHDL代代码moduule muxx6_11 (iin0,in11,inn2,iin3,in44,inn5,ss0,ss1,ss2,oout); inpput s00,s11,s22; inpput inn0,iin1,in22,inn3,iin4,in55; outtputt ouut; regg ouut; alwwayss(iin0,in11,inn2,iin3,in44,inn5,ss0,ss1,ss2) beggin ccasee(ss0,ss1,ss2) 3b0000:oout=inn0; 3b0001:oout=in
11、n1; 3b0110:oout=inn2; 3b0111:oout=inn3; 3b1000:oout=inn4; 3b1001:oout=inn5; deefauult:outt=11bzz; eendccasee enddendmmoduule 3、RTTL视图图4、仿真真结果装 订 线可编程逻逻辑器件件设计实实验报告告实验名称称：第二二部分：VerriloogHDDL基础础实验实验目的的：掌握握Quaartuus III 软软件的基基本使用用方法，完完成基本本时序电电路设计计实验时间间： 20015年年地点：8033实验室室学生姓名名：赵佳佳梦学号号： 22012211772822实验名
12、称称：388译码器器（asssiggn语句句实现）1、实验验步骤创建工程程、创建建文件、编编译工程程、观察察RTLL视图、仿仿真2、VeerillogHHDL代代码moduule as_38(a,qq);inpput 2:0 a;outtputt 77:0 q;parrameeterr m=8bb0000000001;asssignn q=(ma);endmmoduule3、RTTL视图图4、仿真真结果装 订 线可编程逻逻辑器件件设计实实验报告告实验名称称：第二二部分：VerriloogHDDL基础础实验实验目的的：掌握握Quaartuus III 软软件的基基本使用用方法，完完成基本本时序电
13、电路设计计实验时间间： 20015年年地点：8033实验室室学生姓名名：赵佳佳梦学号号： 22012211772822实验名称称：388译码器器（allwayys语句句实现）1、实验验步骤创建工程程、创建建文件、编编译工程程、观察察RTLL视图、仿仿真2、VeerillogHHDL代代码moduule yimma3_8(iin0,in11,inn2,oout); innputt inn0,iin1,in22; ouutpuut 7:00 oout; reeg 7:00 oout; allwayys(in00,inn1,iin2,outt) bbegiin ccasee(iin2,in11,in
14、n0) 33b0000:outt=88b00000000001; 33b0001:outt=88b00000000110; 33b0010:outt=88b00000001000; 33b0011:outt=88b00000010000; 33b1100:outt=88b00001100000; 33b1101:outt=88b00010000001; 33b1110:outt=88b00100000001; 33b1111:outt=88b11000000001; ddefaaultt:ouut=2bbz; eendccasee eendendmmoduule3、RTTL视图图4、仿真真结果
15、装 订 线可编程逻逻辑器件件设计实实验报告告实验名称称：第三三部分：VerriloogHDDL中级级实验实验目的的：加深深理解，熟熟练操作作实验时间间： 20015年年地点：8033实验室室学生姓名名：赵佳佳梦学号号： 22012211772822实验名称称：设计计一个模模10计数数器（异异步清零零，同步步置数）1、实验验步骤创建工程程、创建建文件、编编译工程程、观察察RTLL视图、仿仿真2、VeerillogHHDL代代码moduule m100(cllk,sset,resset,qouut,ddataa,coout);inpput clkk,seet,rreseet;inpput 3:0
16、datta;outtputt reeg 3:00 qqoutt;outtputt reeg ccoutt;alwwayss(pposeedgee cllk,nnegeedgee reesett)begginif(!reesett)begginqouut=0;couut=0;enddelsse iif(sset=0)begginqouut=datta;couut=0;enddelsse iif(qqoutt9)begginqouut=qouut+11;couut=0;enddelsse begginqouut=0;couut=1;enddenddendmmoduule3、RTTL视图图4、仿真真
17、结果装 订 线可编程逻逻辑器件件设计实实验报告告实验名称称：第三三部分：VerriloogHDDL中级级实验实验目的的：加深深理解，熟熟练操作作实验时间间： 20015年年地点：8033实验室室学生姓名名：赵佳佳梦学号号： 22012211772822实验名称称：设计计一个模模60计数数器（异异步清零零，同步步置数）1、实验验步骤创建工程程、创建建文件、编编译工程程、观察察RTLL视图、仿仿真2、VeerillogHHDL代代码moduule m_660(cclk,loaad,rreseet,aa,cnnt,ccoutt); innputt cllk,lloadd,reesett; innpu
18、tt 55:0 a; ouutpuut ccoutt; ouutpuut 5:00 ccnt; reeg 5:00 ccnt; reeg ccoutt; aalwaays(pooseddge clkk orr neegeddge resset) beggin iif(!resset) ccnt=6b000_00000; eelsee iff(looad) ccnt=a; eelsee beeginn iif(ccnt6dd59) beggin cnnt=cntt+1; coout=0; endd ellse beggin coout=1; cnnt=6bb00_00000; eend ennd
19、 endd enddmoddulee3、RTTL视图图4、仿真真结果装 订 线可编程逻逻辑器件件设计实实验报告告实验名称称：第三三部分：VerriloogHDDL中级级实验实验目的的：加深深理解，熟熟练操作作实验时间间： 20015年年地点：8033实验室室学生姓名名：赵佳佳梦学号号： 22012211772822实验名称称：设计计一个BBCD码码计数器器1、实验验步骤创建工程程、创建建文件、编编译工程程、观察察RTLL视图、仿仿真2、VeerillogHHDL代代码moduule addd_suub(iina,inbb,suum1,summ2); inpput 3:0 inaa; inppu
20、t 3:0 inbb; outtputt 44:0 suum1; outtputt 44:0 suum2; regg 44:0 suum1; regg 44:0 suum2; allwayys(inaa,innb) beeginn summ1=inaa-innb; summ2=inaa+innb; ennd enndmoodulle3、RTTL视图图4、仿真真结果装 订 线可编程逻逻辑器件件设计实实验报告告实验名称称：第三三部分：VerriloogHDDL中级级实验实验目的的：加深深理解，熟熟练操作作实验时间间： 20015年年地点：8033实验室室学生姓名名：赵佳佳梦学号号： 2201221
21、1772822实验名称称：设计计一个44bitt加减计数数器1、实验验步骤创建工程程、创建建文件、编编译工程程、观察察RTLL视图、仿仿真2、VeerillogHHDL代代码moduule addd_bccd (a,cclk,en,loaad,rreseet,oout,couut); inpput 3:0 a; inpput clkk,enn,looad,resset; ouutpuut 3:00 oout; ouutpuut ccoutt; reeg 3:00 oout; reeg ccoutt; allwayys( pooseddge clkk orr neegeddge resset)
22、beggin iff (!resset) outt=44b000000; ellse if(!looad) oout=a; ellse if(!enn) outt=oout+1; eelsee oout=ouut-11; endd enddmoddulee3、RTTL视图图4、仿真真结果装 订 线可编程逻逻辑器件件设计实实验报告告实验名称称：第三三部分：VerriloogHDDL中级级实验实验目的的：加深深理解，熟熟练操作作实验时间间： 20015年年地点：8033实验室室学生姓名名：赵佳佳梦学号号： 22012211772822实验名称称：设计计一个22、4、8分频器器1、实验验步骤创建工程
23、程、创建建文件、编编译工程程、观察察RTLL视图、仿仿真2、VeerillogHHDL代代码moduule divv2_44_8(clkk,cllk_22,cllk_44,cllk_88); iinpuut cclk; ooutpput clkk_2,clkk_4,clkk_8; rreg clkk_2,clkk_4,clkk_8;alwaays(pooseddge clkk) beeginn cclk_2=cllk_22; ennd aalwaays(pooseddge clkk_2) beeginn cclk_4=cllk_44; ennd aalwaays(pooseddge clkk_
24、4) beeginn cclk_8=cllk_88; enndendmmoduule3、RTTL视图图4、仿真真结果装 订 线可编程逻逻辑器件件设计实实验报告告实验名称称：第三三部分：VerriloogHDDL中级级实验实验目的的：加深深理解，熟熟练操作作实验时间间： 20015年年地点：8033实验室室学生姓名名：赵佳佳梦学号号： 22012211772822实验名称称：设计计一个22N分频频器1、实验验步骤创建工程程、创建建文件、编编译工程程、观察察RTLL视图、仿仿真2、VeerillogHHDL代代码moduule divv_144(cllk,oout); innputt cllk;
25、ouutpuut oout; reeg oout; reeg 2:00 ttempp; allwayys(possedgge cclk) beggin iff(teemp3dd6) temmp=temmp+11b11; eelsee bbegiin oout=oout; ttempp=00; endd endd enddmoddulee3、RTTL视图图4、仿真真结果装 订 线可编程逻逻辑器件件设计实实验报告告实验名称称：第三三部分：VerriloogHDDL中级级实验实验目的的：加深深理解，熟熟练操作作实验时间间： 20015年年地点：8033实验室室学生姓名名：赵佳佳梦学号号： 22012
26、211772822实验名称称：设计计一个MM+N分分频器1、实验验步骤创建工程程、创建建文件、编编译工程程、观察察RTLL视图、仿仿真2、VeerillogHHDL代代码moduule divv5_77 (cclk,outt); innputt cllk; ouutpuut oout; reeg oout; reeg 3:00 ccoutt1; reeg 3:00 ccoutt2; allwayys (pooseddge clkk) bbegiin iif (couut14dd11) beeginn coout11=ccoutt1+11; iff (ccoutt1=4bb01000) ouut
27、=ouut; eend eelsee beggincouut1=0;outt=outt; endd eend endmmoduule 3、RTTL视图图4、仿真真结果装 订 线可编程逻逻辑器件件设计实实验报告告实验名称称：第三三部分：VerriloogHDDL中级级实验实验目的的：加深深理解，熟熟练操作作实验时间间： 20015年年地点：8033实验室室学生姓名名：赵佳佳梦学号号： 22012211772822实验名称称：设计计一个117分频频器1、实验验步骤创建工程程、创建建文件、编编译工程程、观察察RTLL视图、仿仿真2、VeerillogHHDL代代码moduule divv_177(c
28、llk,oout); inpput clkk; outtputt wiire outt; regg ouut1,outt2; regg 44:0 teemp11; regg 44:0 teemp22; asssignn ouut=oout11|ouut2; alwwayss (possedgge cclk ) bbegiin if(temmp14dd9) ttempp1=temmp1+1; elsse bbegiintemmp1=0;outt1=ouut1; ennd enddalwwayss (neggedgge cclk) bbegiin if(temmp24dd9) ttempp2=te
29、mmp2+1; elsse bbegiintemmp2=0;outt2=ouut2; enndendd endmmoduule 3、RTTL视图图4、仿真真结果装 订 线可编程逻逻辑器件件设计实实验报告告实验名称称：第四四部分：ModduleeSimm基础仿仿真实验验实验目的的：编写写一个测测试文件件实验时间间： 20015年年地点：8033实验室室学生姓名名：赵佳佳梦学号号： 22012211772822实验名称称：对1位全加加器的仿仿真1、实验验步骤创建工程程、创建建文件、编编译工程程、观察察RTLL视图、仿仿真2、VeerillogHHDL代代码moduule fulll_aadd(a,
30、bb,ciin,ssum,couut);inpuut aa,b,cinn;outpput summ,coout;assiign summ=abccin;assiign couut=(a&bb)|(b&ccin)|(ccin&a);endmmoduule3、软件件测试代代码timmesccalee 1nns/11nsmoduule fulll_aadd_tb; reg a,bb,ciin;wiree suum,ccoutt;paraametter dellay=1000; fulll_addd uu1 (a,bb,ciin,ssum,couut);inittiall beeginn a=00;b
31、=0;ccin=0; #deelayy a=1;bb=0;cinn=0; #deelayy a=0;bb=1;cinn=0; #deelayy a=1;bb=1;cinn=0; #deelayy a=0;bb=0;cinn=1; #deelayy a=1;bb=0;cinn=1; #deelayy a=0;bb=1;cinn=1; #deelayy a=1;bb=1;cinn=1; #deelayy; enndendmmoduule4、仿真真结果装 订 线可编程逻逻辑器件件设计实实验报告告实验名称称：第四四部分：ModduleeSimm基础仿仿真实验验实验目的的：编写写一个测测试文件件实验时间
32、间： 20015年年地点：8033实验室室学生姓名名：赵佳佳梦学号号： 22012211772822实验名称称：编写写一个测测试文件件，完成成对四选选一数据据选择器器的仿真真1、实验验步骤创建工程程、创建建文件、编编译工程程、观察察RTLL视图、仿仿真2、VeerillogHHDL代代码moduule muxx4_11 (iin0,in11,inn2,iin3,s0,s1,outt); inpput s00,s11; inpput inn0,iin1,in22,inn3; outtputt ouut; regg ouut; alwwayss(iin0,in11,inn2,iin3,s0,s1)
33、 beggin ccasee(ss0,ss1) 2b000:ouut=in00; 2b011:ouut=in11; 2b100:ouut=in22; 2b111:ouut=in33; deefauult:outt=11bzz; eendccasee enddendmmoduule 3、软件件测试代代码timmesccalee 11ns/1nss moddulee sjjxz_t; regg ss0,ss1,iin0,in11,inn2,iin3; muxx4_11 u11(inn0,iin1,in22,inn3,ss0,ss1,oout); iniitiaal beeginn #1000 iin0=1;iin1=1;iin2=1;iin3=1;ss0=00;s11=0; #1000 iin0=1;iin1=1;iin2=1;iin3=1;ss0=11;s11=0; #1000 iin0=1;iin1=1;iin2=1;iin3=1;ss0=00;s11=1; #1000 iin0=1;iin1=1;iin2=1;iin3=1;ss0=11;s11=1; enndendmmoduule4、仿真真结果装 订 线可编程逻逻辑器件件设计实实验报告告实验名称称：第四四部分：ModduleeSimm基础仿仿真实验验实验目的的：编写写一个测测试文件件实验时间间：