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1、数字逻辑电路第七章第1页，共35页，编辑于2022年，星期六7.1PLD 概述概述7.1.1PLD的电路结构及分类的电路结构及分类7.1.2PLD的编程工艺及描述的逻辑规则和符号的编程工艺及描述的逻辑规则和符号7.1.3PLD的设计过程及主要优点的设计过程及主要优点7.2只读存储器只读存储器7.2.1ROM的内部结构的内部结构7.2.2用用ROM实现组合逻辑设计实现组合逻辑设计7.2.3常用的常用的LSIROM器件器件7.3可编程逻辑阵列可编程逻辑阵列7.4可编程阵列逻辑可编程阵列逻辑7.4.1组合组合PAL器件器件7.4.2时序时序PAL器件器件第七章第七章 可编程逻辑器件可编程逻辑器件 P
2、LDPLD第2页，共35页，编辑于2022年，星期六7.1PLD(Programmable Logic Device)概述概述专用集成电路专用集成电路ASIC：采用：采用LSI和和VLSI工艺制造的数字逻辑工艺制造的数字逻辑器件。器件。PLD：是：是ASIC的一个重要分支。的一个重要分支。PLD器件的发展历史：器件的发展历史：最早出现的：最早出现的：可编程只读存储器PROM、紫外线可擦除只读存储器EPROM、电可擦除只读存储器EEPROM。可以完成简单的逻辑功能，用于小型的逻辑实现。可以完成简单的逻辑功能，用于小型的逻辑实现。第3页，共35页，编辑于2022年，星期六7.1PLD(Progra
3、mmable Logic Device)概述概述PLD器件的发展历史：器件的发展历史：随后出现的一般被称为随后出现的一般被称为PLD的可编程器件可以通过编程比较灵活的可编程器件可以通过编程比较灵活地完成各种数字逻辑功能：地完成各种数字逻辑功能：可编程阵列逻辑可编程阵列逻辑PAL通用阵列逻辑通用阵列逻辑GAL结构仍简单，用于实现规模较小的逻辑，具有价格、速度等方面的优结构仍简单，用于实现规模较小的逻辑，具有价格、速度等方面的优势。势。基于基于PAL结构扩展的复杂可编程阵列逻辑器件结构扩展的复杂可编程阵列逻辑器件CPAL、类似标准门阵列的现场可编程门阵列类似标准门阵列的现场可编程门阵列FPGA。结
4、构复杂，用于实现较大规模的逻辑电路。结构复杂，用于实现较大规模的逻辑电路。第4页，共35页，编辑于2022年，星期六7.1PLD(Programmable Logic Device)概述概述7.1.1PLD的电路结构及分类的电路结构及分类PLD的电路结构的电路结构 m个乘积项个乘积项P0Pm-1 与与阵列阵列或或阵列阵列I0In-1 n个输入个输入O0Ob-1b个输出个输出 第5页，共35页，编辑于2022年，星期六7.1PLD(Programmable Logic Device)概述概述PLD的电路结构的电路结构 m个乘积项P0Pm-1 与与阵列阵列 n个输入个输入I0互补输入互补输入In-
5、1输入电路输入电路或或阵列阵列O0Ob-1b个输出个输出 或项输出或项输出输出电路输出电路第6页，共35页，编辑于2022年，星期六7.1PLD(Programmable Logic Device)概述概述PLD的电路结构的电路结构分类分类与阵列与阵列或阵列或阵列输出电路输出电路可编程只读存储器可编程只读存储器PROM固定固定可编程可编程固定固定可编程逻辑阵列可编程逻辑阵列PLA可编程可编程可编程可编程固定固定可编程阵列逻辑可编程阵列逻辑PAL可编程可编程固定固定固定固定通用逻辑阵列通用逻辑阵列GAL可编程可编程固定固定可组态可组态与项与项与与阵阵列列输入输入互补输入互补输入或或阵阵列列输出输
6、出输输出出电电路路或项或项输输入入电电路路反馈输入反馈输入第7页，共35页，编辑于2022年，星期六7.1.2PLD的编程工艺及描述的逻辑规则和符号的编程工艺及描述的逻辑规则和符号一、一、PLD的编程工艺的编程工艺 1.掩膜可编程掩膜可编程PLD：maskPLD 2.现场可编程现场可编程PLD：PPLD(可编程PLD)EPPLD(可擦除可编程PLD)EEPPLD(电可擦除可编程PLD)二、二、PLD的描述规则和符号的描述规则和符号输入缓冲器输入缓冲器AB C00 111 0第8页，共35页，编辑于2022年，星期六PLD编程点的连结方法编程点的连结方法与门的表示与门的表示固定连接固定连接编程连
7、接编程连接不连接不连接DABCFDA B CF分立元件分立元件PLD结构结构或门的表示或门的表示F分立元件分立元件PLD结构结构DA B CFDABC二、二、PLD的描述规则和符号的描述规则和符号第9页，共35页，编辑于2022年，星期六与门的缺省状态与门的缺省状态当一个输入缓冲器的当一个输入缓冲器的互补输出互补输出同时接到某一个单独乘积项同时接到某一个单独乘积项时，该乘积项的时，该乘积项的输出总为输出总为。如图中：。如图中：D=AABB=0这种状态称为这种状态称为与门的缺省状态与门的缺省状态。可用。可用乘积项乘积项的速记符号的速记符号表示。表示。A BD E F0 00 0 10 10 0
8、11 00 0 11 10 0 1输出输出F与任何输入项无相连，总是与任何输入项无相连，总是“浮动浮动”到逻辑到逻辑“1”（恒（恒1输出），导输出），导致与门关闭。致与门关闭。二、二、PLD的描述规则和符号的描述规则和符号第10页，共35页，编辑于2022年，星期六7.1.3PLD的设计过程及主要优点的设计过程及主要优点一、一、PLD的设计过程的设计过程所需设备：两大类所需设备：两大类1.可编程逻辑开发软件可编程逻辑开发软件ABLE、VerilogHDL、VHDL2.编程器编程器设计过程分三个阶段：设计过程分三个阶段：1.设计输入：将逻辑问题用设计输入：将逻辑问题用PLD语言语言描述出来，如描
9、述出来，如VHDL2.设计实现：设计实现：PLD软件进行软件进行编译编译成编程文件，由编程器写入芯片成编程文件，由编程器写入芯片3.设计验证：一是模拟功能，检查各临界定时路径；设计验证：一是模拟功能，检查各临界定时路径；二是在电路板上测试。二是在电路板上测试。传统的原理图传统的原理图硬件描述语言硬件描述语言设计设计初步的初步的数字系统数字系统仿真仿真正确的正确的数字系统数字系统印制线路板印制线路板数字系统数字系统的的PCBPLD在线修改在线修改最终的最终的数字系统数字系统第11页，共35页，编辑于2022年，星期六7.2只读存储器只读存储器Read Only Memory只读存储器按内部结构可
10、分为：只读存储器按内部结构可分为：固定只读存储器固定只读存储器ROM可编程只读存储器可编程只读存储器PROM可擦除可编程只读存储器可擦除可编程只读存储器EPROM电可擦除可编程只读存储器电可擦除可编程只读存储器EEPROM特点：特点：与与阵列阵列固定固定或或阵列阵列可编程可编程第12页，共35页，编辑于2022年，星期六7.2.1ROM的内部结构的内部结构Dm0m1m2m3+EvAABB熔丝熔丝D=m0+m1+m2+m3与阵列：固定与阵列：固定或阵列：可编程或阵列：可编程DAABBm0m1m2m3第13页，共35页，编辑于2022年，星期六举例：实现逻辑函数举例：实现逻辑函数DD=AB+AB与
11、阵列：固定与阵列：固定或阵列：可编程或阵列：可编程输输入入变变量量输出函数输出函数AABBm0m1m2m3第14页，共35页，编辑于2022年，星期六用用TTL电路构成的电路构成的82ROM的逻辑图的逻辑图+5V/ROW0/ROW1/ROW2/ROW3/ROW4/ROW5/ROW6/ROW774LS138Y0Y1Y2Y3Y4Y5Y6Y7ABCA0A1A2G1G2AG2BD0=m3+m5+m6+m7D1=m1+m2+m4+m7+5VD0D1/D0/D174LS14地址译码电路地址译码电路存储体存储体第15页，共35页，编辑于2022年，星期六ROM存储器存储器A0A1An-2An-1地地址址输输
12、入入数数据据输输出出D0D1Db-12nbROMA0A1An-2An-1地地址址输输入入数据输出数据输出CS0CS1CS2n-1地址地址译码器译码器存储单元存储单元0单元单元1单元单元2n-1单元单元D0D1Db-1A0A1An-2An-1地地址址输输入入变变量量m0m1m2n-1与阵列与阵列译码器译码器Fb-1(Db-1)或门F1(D1)或门F0(D0)或门或阵列或阵列第16页，共35页，编辑于2022年，星期六1.用用ROM实现实现44乘法器乘法器D0D1288ROMA4A5A6A7X0X1X2X3乘乘数数A0A1被被乘乘数数A2A3Y0Y1Y2Y3D2D3D4D5D6D7P0P1P2P3
13、P4P5P6P7乘乘积积乘积的取值参见书乘积的取值参见书P296表表7.1。2.用用ROM(EPROM)实现字符发生器实现字符发生器字符逐行读出并扫描之。参见书字符逐行读出并扫描之。参见书P297图图7.13。第17页，共35页，编辑于2022年，星期六32K8EPROM组成框图组成框图641多路多路选择器选择器（51264存储阵列）存储阵列）8位位=5125120 1630 1630 1630 1630 1630 1630 1630 1630 163641多路多路选择器选择器641多路多路选择器选择器641多路多路选择器选择器641多路多路选择器选择器0 1630 1630 163数据总线数
14、据总线D7D6D2D1D0地址总线地址总线1单元单元511单元单元0单元单元A0A1A4A5A2A3A6A7A13A14m0m1m5119512地址地址译码器译码器0 1630 1630 163第18页，共35页，编辑于2022年，星期六7.2.2用用ROM实现组合逻辑设计实现组合逻辑设计例例1将将4位二进制数转换为位二进制数转换为Gray码。码。B3 B2 B1 B0G3 G2 G1 G00 0 0 0 0 0 0 10 0 1 00 0 1 10 1 0 00 1 0 10 1 1 00 1 1 11 0 0 01 0 0 11 0 1 01 0 1 11 1 0 01 1 0 11 1
15、1 01 1 1 10 0 0 00 0 0 10 0 1 10 0 1 00 1 1 00 1 1 10 1 0 10 1 0 01 1 0 01 1 0 11 1 1 11 1 1 01 0 1 01 0 1 11 0 0 11 0 0 0B3B3B2B2B1B1B0B0与与阵阵列列m0135791113152468101214或或阵阵列列G3G2G1G0第19页，共35页，编辑于2022年，星期六例例1将将4位二进制数转换为位二进制数转换为Gray码。码。B3 B2 B1 B0G3 G2 G1 G00 0 0 0 0 0 0 10 0 1 00 0 1 10 1 0 00 1 0 10
16、1 1 00 1 1 11 0 0 01 0 0 11 0 1 01 0 1 11 1 0 01 1 0 11 1 1 01 1 1 10 0 0 00 0 0 10 0 1 10 0 1 00 1 1 00 1 1 10 1 0 10 1 0 01 1 0 01 1 0 11 1 1 11 1 1 01 0 1 01 0 1 11 0 0 11 0 0 0B3B3B2B2B1B1B0B0与与阵阵列列G1=B2B1+B2B1G0=B1B0+B1B0PLA！若若与阵列与阵列也可也可编程编程，则：，则：G3=B3G2=B3B2+B3B2或或阵阵列列G3G2G1G0第20页，共35页，编辑于2022
17、年，星期六7.3可编程逻辑阵列可编程逻辑阵列(PLA)Programmable Logic Array特点：特点：与与、或或阵列都可编程阵列都可编程1.针对逻辑函数的针对逻辑函数的最简与或式最简与或式PLA中的中的与与阵列阵列被编程被编程产生所需的产生所需的全部与项全部与项PLA中的中的或或阵列阵列被编程被编程完成相应完成相应与项间的或运算与项间的或运算并最终产生输出。逻辑功能越复杂，其优点越明显。并最终产生输出。逻辑功能越复杂，其优点越明显。这样，就大大提高了芯片面积的有效利用率。这样，就大大提高了芯片面积的有效利用率。2.PLA分分组合组合PLA和和时序时序PLA(包含包含有有触发器触发器
18、)。第21页，共35页，编辑于2022年，星期六例例具有具有6个与项的个与项的43PLA的电路。的电路。I1I2I3I4P1P2P3P4P5P6O1O2O3第22页，共35页，编辑于2022年，星期六例例具有具有6个与项的个与项的43PLA的电路。的电路。P1P2P3P4P5P6I1I2I3I4O1O2O3第23页，共35页，编辑于2022年，星期六例例用用PLA实现实现4位二进制数转换为位二进制数转换为Gray码。码。G1=B2B1+B2B1G0=B1B0+B1B0G3=B3G2=B3B2+B3B2B3B2B1B0G3G1G0G2P1P2P3P4P5P6P7第24页，共35页，编辑于2022
19、年，星期六7.4可编程阵列逻辑可编程阵列逻辑(PAL)Programmable Array Logic特点：固定的特点：固定的或或阵列阵列和和可编程的可编程的与与阵列阵列PAL与与ROM相反，与同样位数的相反，与同样位数的PLA相比，相比，PAL减少了减少了编程点数，从而简化了编程工作编程点数，从而简化了编程工作(或阵列固定或阵列固定，仅对，仅对与阵列编程与阵列编程，工作单一工作单一)。这样，就更有利于辅助设计系统的开发。这样，就更有利于辅助设计系统的开发。1.大多数的大多数的PAL提供提供78个与项个与项(P1P8)。2.PAL器件可分为组合器件可分为组合PAL和时序和时序PAL两大类。两大
20、类。第25页，共35页，编辑于2022年，星期六7.4.1组合组合PAL器件器件输入输入I0I(n-1)组合组合PAL的基本结构框图的基本结构框图nO0O(s-1)slkP0P(k-1)O输出输出IO输出输出IO0IO(l-1)l与与阵列阵列(可编程可编程)或或阵列阵列（固定）（固定）具有三态输出功能的具有三态输出功能的PAL结构，器件结构，器件PAL16L8，如书，如书P302图图7.20。10个纯输入引脚个纯输入引脚I0I96个个IO引脚引脚(反馈反馈)提供的输入引脚提供的输入引脚IO2IO78个输出个输出(或阵列或阵列)O1，IO2IO和和O8与阵列与阵列(162)(88)O2L：输出形
21、式输出形式(L低有效，低有效，H高有效，高有效，C互补互补)第26页，共35页，编辑于2022年，星期六7.4.1组合组合PAL器件器件PAL器件采用肖特基器件采用肖特基TTL和双极型熔丝式（可编程）连接工艺。和双极型熔丝式（可编程）连接工艺。PAL中，与阵列是可编程的熔丝结构，或阵列是固定连接的。中，与阵列是可编程的熔丝结构，或阵列是固定连接的。基本门阵列结构基本门阵列结构，如图所示：，如图所示：I0I1I2与阵列与阵列或阵列或阵列O1O2O0第27页，共35页，编辑于2022年，星期六7.4.1组合组合PAL器件器件1.基本与或阵列结构，基本与或阵列结构，如图所示：如图所示：OiI0I2I
22、3I1与阵列与阵列或阵列或阵列第28页，共35页，编辑于2022年，星期六7.4.1组合组合PAL器件器件2.异步可编程异步可编程I/O结构结构(三态输出三态输出)，如图所示：如图所示：I/OI0I2I1EN与阵列与阵列或阵列或阵列第29页，共35页，编辑于2022年，星期六7.4.2时序时序PAL器件器件时序时序PAL的基本结构框图的基本结构框图X0X(n-1)O0O(l-1)slkP0P(k-1)IO输出输出寄存器输出寄存器输出O0O(l-1)IO0IO(s-1)llOEs输入输入n输出输出寄存寄存器组器组CLK或或阵列阵列（固定）（固定）与与阵列阵列(可编程可编程)第30页，共35页，编
23、辑于2022年，星期六时序时序PAL器件的器件的部分输出连到部分输出连到D触发器的数据输入端触发器的数据输入端D(输出寄输出寄存器存器)，寄存器受统一的时钟脉冲信号控制。，寄存器受统一的时钟脉冲信号控制。3.寄存器输出结构，寄存器输出结构，如图所示：如图所示：OlIiCLKDCQQEN第31页，共35页，编辑于2022年，星期六7.4.2时序时序PAL器件器件时序时序PAL器件分为两大系列：器件分为两大系列：R系列系列和和X系列系列。R系列系列，与或阵列与或阵列，如器件，如器件PAL16R6(参见书参见书P308图图7.23)具有三态输出功能具有三态输出功能8个纯输入引脚个纯输入引脚I1I82
24、个个IO引脚引脚(反馈反馈)提供的输入引脚提供的输入引脚IO1IO86个寄存器输出个寄存器输出(或阵列或阵列)O2O7时钟时钟CLK输出使能输出使能OEX系列系列，与，与R系列系列不同，为不同，为异或运算异或运算，如器件，如器件PAL16X6(参见参见书书P310图图7.24)第32页，共35页，编辑于2022年，星期六7.4.2时序时序PAL器件器件4.异或寄存器输出结构，异或寄存器输出结构，如图所示：如图所示：OlIiCLKDCQQEN第33页，共35页，编辑于2022年，星期六7.5通用逻辑阵列概述通用逻辑阵列概述(GAL)Generic Array Logic一、工艺上的改进一、工艺上
25、的改进高速电可擦除高速电可擦除CMOSElectrically Erasable Comple-mentary Metal-Oxide Semiconductor(E2CMOS)特点：特点：可测试性可测试性低功耗，使集成度更高低功耗，使集成度更高速度不低于其他速度不低于其他TTL可编程器件可编程器件可重复编程可重复编程100次衣裳次衣裳第34页，共35页，编辑于2022年，星期六7.5通用逻辑阵列概述通用逻辑阵列概述(GAL)Generic Array Logic二、结构上的的改进二、结构上的的改进具有具有通用性。通用性。每个输出端增加了一个每个输出端增加了一个逻辑输出宏单元逻辑输出宏单元(OLMCOutputLogicMacroCell)加密加密第35页，共35页，编辑于2022年，星期六