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1、基于8 0 8 6CP U 的单芯片计算机系统的设计孙璐，陶晶，舒展，张永志(合肥工业大学电气学院自动化系，安徽，合肥23 0 0 0 9)摘要：本文依据集成电路设计方法学，探讨了一种基于标准I n t e l8 0 8 6 微处理器的单芯片计算机平台的架构。研究了其与S D R A M，8 2 5 5 并行接口等外围I P 的集成，并在对A M B A 协议和8 0 8 6C P U 分析的基础上，采用遵从A M B A 传榆协议的系统总线代替传统的8 0 8 6C P U 三总线结构，搭建了基于8 0 8 6I P软核的单芯片计算机系统，并实现了F P G A 功能演示。关键词：微处理器；
2、S o C；单芯片计算机；A M B A 协议中图分类号：T P 3 6 8 1D e s i g no f8 0 8 6C P UB a s e dC o m p u t e r-o n-a-c h i pS y s t e mS U NL u，T A OJ i n g，S H UZ h a n，Z H A N GY o n g z h i(S c h o o lo fE l e c t r i c a lE n g i n e e r i n ga n dA u t o m a t i o n，H e i f e iU n i v e r s i t yo fT e c h n o l o
3、 g y，H e f e i2 3 0 0 0 9，C h i n a)A b s t r a c t：A c c o r d i n gt ot h eI Cd e s i g nm e t h o d o l o g y，t h i sp a p e rd i s c u s s e st h ed e s i g no fo n ek i n do fC o m p u t 一毛r o n a c h i ps y s t e ma r c h i t e c t u r e，w h i c hi sb a s e do nt h es t a n d a r dI n t e l 8
4、0 8 6m i c r o p r o c e s s o r，i n v e s t i g a t e sh o wt oi n t e-g r a t et h e8 0 8 6C P Ua n dp e r i p h e r a lI Ps u c ha s，S D R A Mc o n t r o l l e r,8 2 5 5P P Ie t c B a s e do nt h ea n a l y s i so ft h es t a l l d a r dI n t e l 8 0 8 6m i c r o P r o c e s s o ra n dA M B AS p
5、e c i f i c a t i o n，t h eC o m p u t e r-o n-a-c h i ps y s t e mb a s e do n8 0 8 6C P Uw h i c hu s e sA M B Ab u si n s t e a do ft r a d i t i o n a lt h r e e-b u ss t r u c t u r eo f8 0 8 6C P Ui Sc o n s t r u c t e d a n dt h eF P G Ah a r d w a r ee m u l a t i o ni sf u l f i l l e d K
6、e y w o r d s：M i c r o p r o c e s s o r；S o C；C o m p u t e r-o n-a-c h i p；A M B AS p e c i f i c a t i o n1引言随着超大规模集成电路工艺的发展，在一颗芯片上集成上百万甚至上亿个晶体管已成为现实。现在，芯片厂商都以面积最小化、功能最大化作为自己的发展方向，深亚微米效应理论及I P 核技术越来越*t 3 t 家自然科学基金资助项目(6 0 5 7 6 0 3 4)3 21：塑!兰塑!臣四盈受到理论界和工业界的广泛关注，系统芯片是当前技术发展的必然趋势。计算机的发展经历了电子管计算机、晶
7、体管计算机、集成电路计算机和大规模集成电路计算机，它的发展一直是将越来越多的功能集成在越来越小的空间内。可以预见，在某些特定领域，半导体制造业朝着整合型单芯片系统的总体趋h t t p：W W W d c m a g c o m 势将会日益明显。所谓单芯片计算机即是将传统P C 机箱里的主板上的芯片组、C P U、内存、显卡、声卡和网卡等最大限度的集成在单个芯片中。单芯片计算机与传统P C相比，重量、体积和功耗大幅下降，从而系统性能将得到很大地改善，同时带来价格的突破性下降，直接促进计算机的迅速普及。本文搭建的单芯片计算机系统基于标准8 0 8 6C P U，集成了A M B A 总线、S D
8、 R A M、8 2 5 5、R O M 等外围I P，并在A l t e r aD E 2F P G A 开发板上实现了功能演示。2 单芯片计算机的发展概况单芯片计算机是一个完整的计算机系统，C P U、存储器和输入输出接口，通过总线连接，构成了单芯片计算机的基本系统。单芯片计算机的系统级设计，是以C P U 为核心开展的I O 和外设集成过程，是基本的S o C 设计流程。近几年，I n t e l、A M D 和V I A 等微处理器制造商纷纷推出平台策略，将微处理器和芯片组组合在一起，形成一个完整的解决方案，并计划将来进一步推出集成所有芯片的单芯片微处理器。I n t e l 公司频推
9、平台策略，计划进一步推出整合所有芯片的单芯片计算机，还聚集了一个由5 0 0 名工程师组成的研发团队，开发其单芯片电脑产品，希望将目前电脑主板上的3 2 颗芯片全部集成到单一的芯片中。而在A M D 四核皓龙处理器中，四个独立的C P U 核集成到单一硅片上，每个核具有单独的6 4 K B 一级数据缓存、6 4 K B 一级指令缓存和51 2 K B 的二级缓存，四个核心共享2 M B(或者更大)的三级缓存。这样每个C P U 核都能够充分发挥各自的效能，从而大幅度提升整个处理器的性能。单芯片计算机的设计，是一个基于某一种型号C P U 及其外围I O 接口的S o C 设计过程。因此，选择哪
10、种型号的C P U 就成了设计的首要问题。综合设计难度工程进度的因素，同时考虑所选C P U 要有一定h I h A A A A；的代表性，因此最终选择标准I n t e l8 0 8 6C P U。基于8 0 8 6 的单芯片计算机基本结构，如图1 所示。图1 基于8 0 8 6 的单芯片计算机基本结构披据总线控制总绒地址总线3 单芯片计算机系统的设计8 0 8 6C P U 芯片有两种工作模式，最小模式与最大模式。所谓最小模式，是指系统中只有一个8 0 8 6微处理器，在这种情况下，所有的总线控制信号，都直接由8 0 8 6C P U 产生，系统的总线控制逻辑电路被减到最少，该模式适用于规
11、模较小的微机应用系统j本实验采用8 0 8 6 的最小工作模式进行单芯片计算机的设计。所谓单芯片计算机系统设计，即除了包含C P U、R O M、R A M、总线、地址锁存器、数据收发器、外设地址译码电路以外，集成一个或一个以上的外围I O 接口，从而构成一个完整的系统。搭建的系统结构图如2 所示。本论文所设计的8 0 8 6 单芯片计算机系统集成了遵从A M B A 协议的总线、8 2 5 5 通用并行接口，以及S D R A M 控制器。在这里，以8 2 5 5 通用并行接口为例，介绍包含8 2 5 5 应用电路的单芯片计算机系统的设计。8 2 5 5 作为外围I O 设备通过A H B
12、总线与8 0 8 6 C P U 进行通信。单芯片计算机系统的R T L 级设计是一个S o C的设计过程。包括C P U 子系统的设计、总线的选择和接口设计，以及存储器单元的接口设计。3 1C P U 子系统的设计C P U 子系统包括8 0 8 6C P U、数据收发控制器、图28 0 8 6 单芯片计算机系统结构地址锁存器和存储器译码电路等。C P U 与存储器(或F O 端口)进行交换时，C P U首先要送出地址信号，然后再发出控制信号及传送数据。因此需要加入地址锁存器，先锁存地址，使在读写总线周期内地址稳定。数据收发控制器相当于一个总线开关，用来控制C P U 的数据总线选择从存储单
13、元或I O 端口发送或接受数据，匹配通信时序。存储器译码电路与7 4 L S l 3 8 原理一样，利用地址线生成R O M 和R A M 单元的片选信号。C P U 上电复位后地址为F F F F O H，首先从R O M 里读出程序，该程序是无条件跳转指令，能够使C P U 跳转到R A M 的地址。C P U 再从S D R A M 里读出程序。3 2 总线的选择和设计总线的集成对缩小芯片的面积以及减少总线的扇出都有非常积极的意义。标准的8 0 8 6 C P U，一般采用的是传统的三总线结构，就是地址总线、数据总线、控制总线，基于这个总线架构，还可以扩展8 2 5 5、显示器、键盘鼠标
14、、网卡之类的I P。3 2 1 总线协议的选择传统的8 0 8 6 系列C P U 系统总线有I S A 总线、E I S A 总线等。I S A 总线是1 6 位的系统总线，其工作频率为8 M H z，数据传输速率为1 6 M B s。E I S A 是一种在I S A 总线基础上扩充的数据宽度为3 2 位的开放总线标准。最大传输速率可以达到3 3 M B s。但是由于F O 速度比较低，这两种总线技术已经逐渐被淘汰。A M B A 拥有众多第三方支持，在基于A R M 处理器内核的S o C 设计中，已经成为广泛支持的现有互联标准之一。2 0 版A M B A 标准定义了三组总线：A H
15、B(A M B A 高性能总线)、A S B(A M B A 系统总线)、和A P B(A M B A 外设总线)。A H B 的总线架构的相互连接采用了传统的带有主模块和从模块的共享总线模式，接口与互连功能分离，这对芯片上模块之间的互连具有重要意义。因此，本论文所选择的总线遵从A H B 总线传输的基本规范，并在此基础上针对8 0 8 6 C P U 的特点增加和修正了某些总线的接口。整个设计主要包括两方面的内容：A H B 和8 0 8 6 传输时序的匹配；基于8 0 8 6 C P U 的总线接口的扩展设计。总线结构图如图3 所示。系统总线C 即标准C P U凡 M B 一卜外围)H B
16、t 据l，0NV道、y叠口转接么hVD M AA卜A控制I 存e)捌叱哪、y、中斯处曩图38 0 8 6 单芯片计算机系统总线结构3 2 2 传输时序的匹配因为A H B 总线和C P U 的传输协议不同，所以需要匹配两个接口的时序，以保证C P U 与其他外围I P 可以通过总线正常通信。相关接口控制信号如表l 所示。接口模块首先根据M I O 信号判断访问的是存储器还是F O 设备，如果是F O 设备，当采样到h 竹D：w w w o c m a g c o m 表18 0 8 6C P U 和A H B 总线关键控制信号类别信号名输入输出功能描述R DN输入读信号8 0 8 6C P U
17、W RN输入!；佑号接口信号R E A D Y输出就绪信号H G R A N T输入总线允许信号H R E A D Y I n输入传输完成信号H B U S R E Q输出总线访问请求信号A H B 总线传输类犁信号，表明接u 信号H T R A N S【1：O】输出当前传输的类型。读写控制信号，高H W R l T E输出电平为写；低电平为读信号R E A D Y 信号为高电平时，获取A H B 的总线控制权，与外围U O 设备进行通信。设计的状态机如图4 所示。T 1：根据M I O 信号判断当前C P U 是否需要访问外围V O。如果8 0 8 6 处理器核访问的是存储器单元而不是A H
18、 B 总线上的设备(即M I O 为1)，状态机则保持T 1 状态，并且不向A H B 总线发出总线请求信号(即H B U S R E Q 信号置为0)。M I O 为低电平则跳转到他。他：状态机进入T 2 状态后，向A H B 总线发出总线请求信号(即H B U S R E Q 信号置为1)，向A H B总线仲裁器请求访问总线。同时检测R E A D Y 信号，当检测到R E A D Y 信号为高电平，即A H B 总线仲裁器把总线访问权限交给8 0 8 6 处理器核，状态机在下个时钟上升沿进入r I 3 状态。反之，如果R E A D Y 一直为低电平，表示目前8 0 8 6C P U 要
19、访问的A H B 总线上的从设备没有准备就绪，要求8 0 8 6 处理器核插入等待状态，状态机一直保持他状态不变。R E A I B Y-IR E A O Y,=O图48 0 8 6 C P U 与A H B 总线的状态转换图h t t p：w w w c i c m a g c o mT 3：C P U 通过A H B 总线与外围I P 进行通信，直至通信结束，返回到T 1 状态。8 0 8 6 处理器核的读写信号受R E A D Y 信号控制，当R E k D Y 信号为高电平时，可进行数据的接收和发送，否则读写信号保持。R E A D Y 信号由A H B总线上从设备传输完成信号H R
20、E A D Y I n、A H B 总线允许信号H G R A N T 以及从设备应答信号H R E S P 三者共同决定。而总线上的读写控制信号H W R I T E 由组合逻辑产生。其产生过程伪码如表2 所示。表2读写信号产生的伪码：i fM I O=Oa n dW R _ N=0t h e nH W R I T E=I，A H B 总线进行写操作e l s eM I O=0a n dR D _ N=0S e nH W R I T E=-O A H B 总线进行读操作E n d i fR E A D Y 信号产生的过程伪码：i f(H R E A D Y I n=1)a n d(H G R
21、 A N T=I)a n d 从设备应答信号H R E S P 为O K E Yt h e nR E A D Y=l：t h e n状态机由T 2 转向T le l s eR E A D Y-=0；t h e n状态机维持T 2 状态e n d i f其中控制A H B 传输的伪码如表3 所示。表3A H B 传输的伪码如下：i fR E A D Y=It h e nH T R A N S=2 r b l 0a n dH B U S R E O=l t b l；C P U 访问A H B 总线，以单个方式传输数据。e l s eR E A D Y=0t h e nH T R A N S=2 t
22、 b 0 0a n d聃U S R E O=l r b 0：C P U 进入等待状念，终止数据传输。e n d i f3 2 3 总线接口扩展8 0 8 6 C P U 除了数据、地址总线以及读写和R E A D Y 等主要控制信号外，还有中断请求和应答以及外接D M A 设备的相关端口信号。而这些信号是标准A H B 总线所不具备的，因此还需要扩展总线接口以匹配8 0 8 6C P U。总线接I=I 的扩展设计主要包括两部分：中断处理和D M A 数据通道。8 0 8 6C P U 关于中断和D M A 的端口信号如表4 所示。表48 0 8 80 P L I 中断和D M A 接口信号类别
23、信号名输入输出功能描述I N T R输入t r 目f 蔽的十断请求信号8 0 8 6 C P UI N T A N输出中断响f 藏信号接口信号H O L D输入总线保持请求信号H L D A输出总线保持响应信号系统总线在接收到外设的中断请求之后，会向C P U 提出中断申请，一旦接收到中断响应，要向外设传送中断响应信号，同时修改译码单元，选通该外设，保证在第二个中断响应期间能将中断类型号通过总线传送给C P U，使得C P U 能成功跳转到中断服务子程序。D M A 控制器在执行数据传输时，需要掌握A H B 总线的控制权，向片上存储器或者总线上其他外设发出地址和控制信号，即相当于A M B
24、A 的主设备；另一方面，在D M A 控制器启动工作之前，C P U需要对其进行预处理操作，以使其按照特定的配置参数进行工作，在这个初始化阶段，C P U 是A H B 总线上的主设备，D M A 控制器属于从设备。基于D M A控制器的这种两面性，在总线设计中配备了专门的D M A 通道与其相匹配：C P U 正常工作时，D M A 扮演从设备的角色，接受C P U 对其的初始化；利用H L _D A 作仲裁信号，当C P U 响应外设D M A 请求时(即H L D A 为高电平)，让出总线控制权给外设，利用D M A 数据通道传输数据，传输的协议同样遵从A M B A 协议。总线的时序控
25、制模块状态如图5 所示。复位_ l 一图5 单芯片系统总线的时序控制模块状态图3 3 存储单元的接口设计存储器子系统包括一个R A M 和一个R O M，8 0 8 6 C P U 支持2 0 位地址总线，具有1 M 字节存储空间，分为R A M 区和R O M 区。本文利用开发板的片上R O M 资源配置成1 6 k*1 6 的格式作为存储器中的R O M 单元，采用D E 2 开发板上的8 M 的S D R A M配置成2 5 6 K*1 6 位总线格式代替存储器中的R A M单元。在各种随机存储器件中，S D R A M 的价格低，体积小，速度快，容量大，是比较理想的器件。但S D R
26、A M 的控制逻辑比较复杂，对时序要求也十分严格，这就要求有一个专门的控制器：控制S D R A M 的初始化，刷新和预冲以及基本的读写操作。同时，需要匹配S D R A M 控制器和8 0 8 6C P U 的读写时序。该接口具体实现的状态机如图6 所示。图88 0 8 6 C P U 与S D R A M 控制器接口的状态转换图T l：当R D Y 为高电平时，首先确定是进行读还是写操作，这时D O N E 为0：读：设置W R=0，R D=I；写：设置W R=I，R D-0。他：当D O N E 信号为高电平，表示可以进行读写操作，跳转到仍。，I 3：C P U 通过S D R A M
27、控制器对S D R A M 进行读写操作。T 4：当低字节有效信号b w l _ n 为高电平时，执行低字节传输。I 5：当高字节有效信号b w h _ n 为高电平时，执行高字节传输。T 6：C P U 完成读写操作，相关控制信号清零。其中，D O N E 信号用于指示是否读写完成，只有D O N E 为高电平时表示读写完成，才能进行下次读 写操作。R D Y 信号表示S D R A M 是否做好准备接受送到8 2 5 5 的P CE l，驱动输出逻辑值1 1 0 0 0 0 1 0。C P U 的访问，由S D R A M 的写请求信号(I N R E Q=1)和读有效信号(O U T _
28、 V A L I D=1)共同控制，其产生过程伪码如表5 所示。表5根据单芯片计算机系统级设计的组成结构，调用已经编写完成的8 0 8 6I P 软核、8 2 5 5I P 软核、S D R A M 控制器、S D R A M 模型I S 4 2 S 1 6 4 0 0、A H B 总线I P 软核以及译码器I P 软核。连接相应的输入输出端口，同时对8 0 8 6 相关的输入端口进行赋值，将未使用的输出端口悬空，完成单芯片计算机系统的R T L 级设计。4 单芯片计算机系统的仿真与验证单芯片计算机的R T L 级设计只是全部设计流程的一部分，为保证最终设计的成功，必须对其进行全面的软件仿真与
29、硬件验证，包括搭建测试平台，设计测试方案以及分析仿真结果，实现F P G A 验证。4 1 测试方案的设计在包含8 2 5 5 应用电路的单芯片计算机系统搭建完成的基础上，要求实现八个开关量控制八个L E D 灯亮灭的功能。将八个开关量连接8 2 5 5 的P A 0 P A 7；将八个L E D 灯驱动电路连接8 2 5 5 的P C 0 一P C 7。在8 0 8 6C P U 的控制下，通过总线读取连接在8 2 5 5P A 口的八个开关量，将开关值送往S D R A M 存储，再从S D R A M 读取开关量发送到8 2 5 5P C 口，使其驱动八个L E D 灯的亮或灭。图7 单
30、芯片计算机系统的R T L 级仿真波形使用Q u a r t u sI I 软件成功编译设计，将布局布线生成的结果下载到F P G A 中，得到与设计等效的实际电路，对实际的电路用测试系统进行测试，从而验证设计的正确性。将F P G A 的验证结果经逻辑分析仪读取显示，如图8 所示。图8 单芯片计算机的F P G A 验证结果5 结束语本论文在基于集成电路设计方法学的指导下，探讨了一种基于8 0 8 6C P U 核的单芯片计算机平台的架构，研究了其与A M B A 总线、S D R A M、8 2 5 5 等外围I P 的集成。在此基础上，设计基于8 0 8 6I P 软核的单芯片计算机系统
31、，并实现了F P G A 功能演示。在后续的工作中，将考虑进一步扩展C P U 外围接口I P 软核；集成D M A 控制器，实现V G A 显示功能；将D O S 操作系统加入8 0 8 6 单芯片计算机平台，并开发在操作系统下的设备驱动程序和应用软件。四4 2 仿真结果分析参考文献单芯片计算机最小集的R T L 级仿真波形，如图【1 1 8 0 8 61 6-B i tH M O S7 所示。在8 0 8 6C P U 的控制下，8 2 5 5 接E l 读取连接C o r p o r a t i o n，1 9 9 0：1 7 在8 2 5 5P A 口的八个开关量1 1 0 0 0 0
32、 1 0 以后，将其发-“，-；，、一M i c r o p r o c e s s o r【M】U S A：I n t e l(下转第3 1 页)。弋l。1|l、i，l|l|lVV11f 0亡809爰旺卜_ 0 日0 701 0 01 2 0 02 5 03 0 0 04 0 04 5 0f l i n e D s e c。f0 00 20 40 60 B1 Dt i m e，u s e c图8 模型与电路级仿真结果6 结论采用C 语言的仿真程序其仿真结果与电路级表1锁定时问抖动误码牢架构(模犁l b 路)(模邓，电路)(模，l I!，电路)H o g g e 型P D C D RO 5 u
33、 s O5 u s6 p s 6 6 p s0，DA l e x a n d e r 型P DC D R0 6 u s 06 u s9 p s 99 p s0，o半速率i 点采样型0 2 u s 0 2 u s62 p s 68 p so m半速率丘点采样型0 4 u S 04 4 u s1 07 p s 11 8 p sO，oA P I 掣C D R0 4 u s 0 4Iu s0 3 7 p s O 4 p s0，oD P I 型C D R0 4 u s 04 l mI 1 p s I 2 p s0，o仿真在行为上非常相近(差别小于1 0)，具有较高的可信度，而仿真速度大约是电路级仿真速度
34、3 0 5 0 倍，易于修改，可操作性强。能够为锁相环和时钟数据恢复这类复杂电路的设计提供一个强有力的工具助手。四参考文献【1】王志功光纤通信集成电路设计 M 北京高等教育出版社2 0 0 3 2 R a z a v iB，C h a l l e n g e si nt h ed e s i g no fh i g h-s p e e dc l o c ka n dd a t ar e c o v e r yc i r c u i t s M I E E E2 0 0 2【3 J r jL e e；K u n d e r t K S A n a l y s i sa n dm o d e l
35、i n go fb a n g-b a n gc l o c ka n dd a t ar e c o v e r yc i r c u i t，”I E E E2 0 0 4 4】S V l a d i m i r，H M a r k“M o d e l i n ga n da n a l y s i so fh i g h-s p e e dl i n k s，”I E E E2 0 0 3；【5 M u r a t aK，O t s u j iT，S a n oE，e ta 1 AN o v e lH i g h-S p e e dL a t c h i n gO p e r a t i
36、 o nF l i p-F l o p(H L O-F F)C i r c u i ta n di t sA p p l i c a t i o nt oa19-G b sD e c i s i o nC i r-e u i tU s i n ga0 2 斗1 1 1G a A sM E S F E T 阴，I E E EJS o l i d S t a t eC i r c u i t s，1 9 9 5；3 0(1 0)：l1 0 1 11 0 7上接第3 7 页【2 1 8 0 1 8 6 1 8 0 1 8 8H i g h-I n t e g r a t i o n1 6-B i t
37、M i c r o p r o c e s-s o r M U S A：I n t e lC o r p o r a t i o n，1 9 9 4：2 7-3 2 3 1 8 0 8 88-B i tH M O SM i c r o p r o c e s s o r M】U S A：I n t e lC o r p o r a t i o n，1 9 9 0：1 4 4 唐长钧，赵正校，朱煜清I n t e l 8 0 8 6 微处理器 M I 上海：上海交通大学微机研究所，1 9 8 6：1 3【5】吴秀清，周荷琴微型计算机原理与接口技术【M】h t t p：w w w c i c m
38、a g c o m第三版合肥：中国科学技术大学出版社，2 0 0 4：9 5【6】A M B A r M S p e c i f i c a t i o n(R e v2 0)作者简介孙璐，硕士研究生，就读于合肥工业大学检测技术与自动化装置专业，主要从事数字集成电路的研究。，10000一乱凸0口凸o心 基于8086 CPU的单芯片计算机系统的设计基于8086 CPU的单芯片计算机系统的设计作者：孙璐，陶晶，舒展，张永志，SUN Lu，TAO Jing，SHU Zhan，ZHANG Yong-zhi作者单位：合肥工业大学,电气学院自动化系,安徽,合肥,230009刊名：中国集成电路英文刊名：CH
39、INA INTEGRATED CIRCUIT年，卷(期)：2008，17(9)被引用次数：0次 参考文献(6条)参考文献(6条)1.8086 16-Bit HMOS Microprocessor 19902.80186/80188 High-Integration 16-Bit Microprocessor 19943.8088 8-Bit HMOS Microprocessor 19904.唐长钧.赵正校.朱煜清 Intel8086微处理器 19865.吴秀清.周荷琴 微型计算机原理与接口技术 20046.AMBA TMSpecification(Rev 2.0)相似文献(10条)相似文献(
40、10条)1.学位论文 郭凯 HDTV SOC中MIPS微处理器的应用 2004 论文总结了数字电视和视频压缩标准的发展历史。详细介绍了本文所属国家“863”资助项目“HDTV SOC 平台”的相关背景，以及HDTV SOC 平台的系统构成和MIPS处理器在其中的地位。论文在MIPS处理器的基础上，对SOC软件平台的模块层次进行了分析。明确了结构划分和主要特点设计要求。本文设计了一个HDTV SOC软件支撑平台，对其组成和各模块的功能进行了描述，并概述了其实现方法。论文设计了一个多处理器的架构来满足SOC对CPU在性能上的要求，通过对整个SOC平台系统的分析，采用了主从式的CPU结构。然后具体研
41、究了处理器之间的通信结构和内存共享。论文分析了嵌入式微处理器在SOC测试中的作用，提出了一个新的基于MIPS处理器的测试矢量压缩算法，在新的算法里，利用了测试矢量间的相关性和MIPS处理器的数据处理能力，取得了良好的数据压缩的效果，并且通过MIPS处理器的解压缩方法能够避免更多的硬件上的开销。2.期刊论文 夏新军.文宏.陈吉华 SoC设计中支持软硬件划分的虚拟微处理器-计算机工程2004,30(18)在SoC系统软硬件协同设计过程中,采用WISHBONE总线协议标准来构造虚部件级SoC系统,将经过软硬件划分后的软件和硬件在虚部件级进行协同仿真,再进行实部件级的综合.提出了一种基于ARMSim仿
42、真内核的虚部件级微处理器(虚拟微处理器)的模型构造方法,可以简化SoC系统的设计.3.学位论文 于海 基于“龙腾R2”嵌入式SoC设计与实现 2007 结合西北工业大学航空微电子中心所承担的科研项目，本文作者参加了“龙腾R2”微处理器的验证工作，负责总线接口部件的验证和。FPGA的原型验证。在完成“龙腾R2”验证的基础上，设计实现了基于“龙腾R2”处理器的嵌入式SoC系统。本文的主要工作及成果如下：1)深入研究了VxWorks操作系统的I/O系统，主要对输入、输出函数进行了仔细的分析；并详细分析了VxWorks操作系统中断机制以及中断的处理流程。2)分析了MPC107的各个主要功能模块，并结合
43、实际应用和验证平台的需要设计了基于“龙腾。R2”微处理器嵌入式SoC的总体设计框架，采用自顶向下的设计方法实现了总线接口控制器、SRAM控制器、EPIC中断控制器、中央控制器、串行接口控制器等主要模块。3)深入研究目前流行的仿真验证策略，采用基于应用程序的仿真验证方法构建了该sOC系统的验证环境。实现了基于“龙腾R2”微处理器嵌入式SoC的硬件仿真和程序仿真。并对整个SoC系统进行了FPGA综合。4)完成了基于“龙腾R2”微处理器嵌入式SoC的FPGA原型验证，验证结果显示：基于“龙腾：R2”微处理器嵌入式SoC可成功运行西安航空计算技术研究所提供的监控程序及VxWorks。基于“龙腾R2”嵌
44、入式SOC系统，集成了与PowerPC 750指令集兼容的“龙腾R2”微处理器以及MPC107的主要功能模块及uART串口控制器等。本文对于以RISC处理器为核心的嵌入式SoC系统的设计和验证都具有很高的参考价值。4.会议论文 夏新军.陈吉华.唐珊 SoC设计中支持软硬件划分的虚拟微处理器的设计研究 2003 在SoC系统软硬件协同设计过程中,我们采用WISHBONE总线协议标准来构造虚部件级SoC系统,然后将经过软硬件划分后的软件和硬件在虚部件级(virtual component level)进行协同仿真,再进行实部件级的综合.本文提出了一种基于ARMSim仿真内核的虚部件级微处理器(虚拟
45、微处理器)的模型构造方法,可以简化SoC系统的设计.5.期刊论文 孔璐.吴武臣.侯立刚.朱超.KONG Lu.WU Wu-chen.HOU Li-gang.ZHU Chao 基于LEON3的SOC平台设计与SPI嵌入-微电子学与计算机2010,27(3)提出了一种基于LEON开源微处理器软核的SOC平台构建方案,并通过对软核的重新配置完成了平台的构建.为扩展平台功能,对其加载嵌入了SPI接口模块;完成了VHDL和Verilog定义的接口之间的互相匹配,通过写wrapper的方法将SPI接口转化为AMBA APB定义的标准类型,成功地实现了两者之间的互连.FPGA验证和GRMON扫描结果表明,此
46、SOC构建方案可行,并且完整实现了其特征要求.6.学位论文 戴红卫 面向高性能SOC应用的MP3解码器软硬件协同设计与验证 2006 便携式MP3播放器、集成MP3功能的PDA、Smart phone等产品销量日益增加，市场潜力巨大。这充分说明，对于消费类电子产品而言，MP3播放功能已逐渐发展成为一种必需。因为MP3应用的广泛性，MP3解码算法的软硬件实现成为当前研究的热点。对于消费类电子产品，如PDA、手机、MP3播放器等，硬件设计者需要综合考虑系统性能、电路面积、功耗等因素，才能设计出高性能、面积小、功耗低的成功产品。SoC将原来由许多芯片完成的功能，集中到一块芯片中完成，已经成为当今超大
47、规模集成电路的发展趋势。因为ARM微处理器的高效能、低功耗与低成本等优点，以及软硬件开发平台的优势，基于ARM微处理器核的SoC芯片是嵌入式低功耗应用的首选。对于要求越来越高的多媒体应用，在SoC中集成功能强大的硬件加速器，用软硬件协同设计的方法使系统达到低成本、低功耗的设计目标，是一个重要的研究方向。本研究利用MAD作为可执行的规格模型，采用软硬件协同设计的方法来设计一个完整的MP3解码系统。分析代码剖析的结果，以及各部分硬件实现的代价，确定软硬件划分，用硬件实现帧间数据运算量波动较大、导致实时解码MIPS波动的Huffman解码，以及运算密集、硬件实现代价小的IMDCT部分，而其它部分进行
48、软件优化。设计合理的串/并行折衷的Huffman解码器结构，在保证性能的前提下减小了面积和功耗。采用Lee快速算法为原型设计IMDCT硬件加速器，提出了协同式细粒度并行调度与寄存器分配算法，应用于硬件加速器结构设计，得到了优化的电路结构。文中明确定义了MP3解码器测试基准，保证了最终方案的性能和音质满足要求，也辅助了IMDCT硬件加速器设计的优化过程。综合结果和性能分析结果表明，本文的MP3解码器，在保证性能的前提下，达到了低成本、低功耗的目标。希望本文研究分析的方法和所得成果，能对以后集成硬件加速器的SoC应用有参考作用。7.期刊论文 于祥苓.李响.YU Xiang-ling.LI Xian
49、g SOC微处理器核测试技术研究-微处理机2008,29(4)介绍了SOC中微处理器核的几种测试方法(并行测试法,串行测试法,测试接口控制器(TIC)法和内建自测试法)和SOC微处理器核的调试支持,并着重介绍了其中测试接口控制器(TIC)法和内建自测试法两种方法的具体实现.8.学位论文 郭晨光 蓝牙基带芯片的SoC集成及固件开发 2009 近年来，SoC芯片已经成为提高移动通信、网络、信息家电、高速计算、多媒体应用及军用电子系统性能的核心器件，SoC技术成为嵌入式系统市场不可缺少的解决方案。SoC(System on Chip)可以译为“片上系统”或者“系统集成芯片”，意指它是一个产品或一个有
50、专用目标的集成电路，其中包含完整系统并有嵌入软件的全部内容。不仅如此，SoC也是一种技术，是用以实现从确定系统功能开始，到软/硬件划分，并完成设计的整个过程，正是由于SoC芯片技术的这些特点，使之成为一种具有国家战略意义的实用技术。本文以蓝牙基带芯片SoC集成及固件开发为题进行研究，为使蓝牙基带芯片的IP核集成到AHB总线上，本文在深入分析ARM7TDMI这款具有代表性的ARM核、AMBA2.0总线协议以及ARM公司的ADK(AMBADesign Kit)的基础上，以一个单独的蓝牙基带芯片的改进为研究重点，完成了配置寄存器的划分、异步FIFO的设计和APB总线接口的设计；SoC芯片如果只有硬件