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1、I N V E N T I V E CONFIDENTIAL Daniel Zhong Oct.2011 使用使用Cadence PCB SI应对应对DDR3的挑战的挑战 议题议题 DDR3的简介 DDR3设计的主要挑战 Cadence PCB SI设计流程 前仿真和规则设置 规则驱动设计 后仿真验证 Cadence PCB SI 16.5版本的新功能 答疑 2 DDR3的简介的简介 DRAM的路线图 DDR3和DDR/DDR2的不同 预取(Pre-fetch)构架 接口和电压 ODT和动态ODT 差分信号化 写入校准(Write Leveling)Fly-by拓扑 3 DRAM路线图路线图
2、4 DDR3和和DDR/DDR2的不同的不同 5 项目项目 DDR SDRAM DDR2 SDRAM DDR3 SDRAM 封装封装 66-pin TSOP 60,84 ball FBGA 78,96 ball FBGA 预取预取Pre-fetch 2-bit 4-bit 8-bit 接口接口 2.5V，SSTL-2 1.8V，SSTL-18 1.5V(1.35V),SSTL-15 数据选通数据选通 单边信号 单边或差分 差分信号 逻辑逻辑Bank 4 4或8 8 CAS延迟延迟(CL)2,2.5,3 3,4,5,6,7 5,6,7,8,9,10,11 活动延迟活动延迟(AL)无 0,1,2,
3、3,4,5,6 CL-1,CL-2 写延迟写延迟(WL)1 RL-1 AL+CWL ODT 无 50,75,150ohm 20,30,40,60,120ohm 动态动态ODT 无 无 60ohm,120ohm 阻抗调节阻抗调节 无 OCD ZQ Calibration 输出阻抗输出阻抗 无要求 18ohm 34ohm 数据传输率数据传输率 266/333/400Mbps 533/667/800Mbps 800/1066/1333/1600M 预取预取(Pre-fetch)架构架构 DDR Memory Array SDR Memory Array Core 133MHz Core 133MHz
4、 DDR3 Memory Array DDR2 Memory Array Core 133MHz I/O Buffer I/O Buffer Ex Clock133MHz Ex Clock133MHz I/O Buffer I/O Buffer Ex Clock 533MHz Ex Clock 266MHz Data Rate 266Mbps Data Rate 133Mbps Data Rate 1066Mbps Data Rate 533Mbps Core 133MHz 预取架构可以在不增加内核频率的情况下提高外部数据传输率 是DDR3和其他DDR/SDR内存的关键区别 6 接口和电压接口
5、和电压 Stub-Series Terminated Logic(SSTL)高速传输(333MHz+)可以驱动多枝干匹配负载且只带来较小的摆动 JEDEC协会定义的接口规范 SSTL_33,SSTL_25,SSTL_18 to SSTL_15 VDD分别是3.3,2.5,1.8,1.5V Vref(=Vtt)分别是1.5,1.25,0.9,0.75V 7 ODT和动态和动态ODT ODT(On-Die Termination)将匹配内置到芯片中，以提高数据总线的信号质量 动态ODT能够进一步提高DDR3数据总线的信号质量，特别是在多个负载例如双内存条系统中 8 DDR3的动态的动态ODT 什么
6、是动态ODT 在读写切换时，DDR3内存会在原始ODT和动态ODT做对应的切换。也就是说，当读取或空闲时，ODT的值会是 20,30,40,60,120 ohm 之一（由EMR配置）；而写入时会切换至60或120ohm（由EMR配置）为何要使用动态ODT 增强总线时序安排并降低总线空闲时间 进一步提高DDR3的数据总线信号质量，特别是在多负载情况下，例如双内存条系统中 如何配置动态ODT 通过EMRS命令配置扩展模式寄存器，即EMR(Extended Mode Register)9 差分信号化差分信号化 差分信号化的优势 降低时钟或选通的串扰，从而增加系统时序裕量.降低EMI 降低因为参考电压
7、Vref漂移引入的抖动(jitter)Input Vref 10 Fly-by拓扑拓扑 Fly-by拓扑可提高DDR3的时钟/地址/命令信号的信号完整性 DDR/DDR2 DIMM 11 写入校准写入校准(Write Leveling)补偿因fly-by拓扑带来的数据选通对于时钟的时序偏移 12 议题议题 DDR3的简介 DDR3设计的主要挑战 Cadence PCB SI设计流程 前仿真和规则设置 规则驱动设计 后仿真验证 Cadence PCB SI 16.5版本的新功能 答疑 13 DDR3设计的主要挑战设计的主要挑战 概述 时序预算 信号质量 元件选择 设计规则 14 时序预算 元件选
8、择 设计规则 信号质量 DDR3电路板设计电路板设计 大量的设计因素大量的设计因素 DDR3设计的主要挑战设计的主要挑战-概述概述 15 DDR3设计的主要挑战设计的主要挑战-时序预算时序预算 建立/保持时间 数据读之于数据选通 数据写之于数据选通 地址/命令/控制之于时钟 数据选通之于时钟 数据之于地址/命令/控制 计算需考虑Account for 时钟/数据选通的抖动和互连抖动 变化沿斜率和建立与保持时间的减额 16 时序预算时序预算-数据建立数据建立/保持时间保持时间 写入时数据关于数据选通的建立/保持时间 在写入周期，数据选通需要提前数据90度相位，以使建立和保持时间最大化(.25 t
9、ck)读取时数据关于数据选通的建立/保持时间 在读取周期，控制器提供90度相位的偏移，所以为了最大化建立和保持时间，数据和数据选通需要边缘对齐 17 时序预算时序预算-数据建立数据建立/保持时间保持时间 地址关于时钟的建立/保持时间 地址和时钟需要边缘对齐以最大化建立和保持时间 18 时序预算时序预算-数据选通之于时钟数据选通之于时钟 时钟和数据选通需要被控制在一个延迟内 即tDQSS=+/-0.25*tCK 写入校准(Write Leveling)用来调节每一个数据选通与其对应的时钟达成边缘对齐.19 时序预算时序预算-变化沿斜率和建立与保持时间的减额变化沿斜率和建立与保持时间的减额 建立和
10、保持时间的要求从数值上不再是单一值，而是随着地址/数据信号的变化沿斜率的变化而变化 20 DDR3设计的主要挑战设计的主要挑战-信号质量信号质量 阈值电压 直流和交流 噪声裕量 过冲和下冲 幅值 面积 tVAC 信号在阈值上停留的最小时间 眼图 计算了抖动后的有效数据窗口 斜率 上升/下降时间 21 信号质量信号质量 -阈值阈值 直流电平建立逻辑切换（终止时间），交流电平建立时序规范（起始时间）22 信号质量信号质量 -过冲过冲/下冲下冲 23 信号质量信号质量 -tVAC 数据/地址仅当信号大于 VIH(AC)或小于 VIL(AC)一个特定的时间(tVAC)后才会被认为有效。.24 信号质量
11、信号质量 -眼图张开眼图张开 眼图同样可以帮助确认建立和保持裕量。25 信号质量信号质量 -斜率影响时序斜率影响时序 信号的斜率表征了信号上升和下降的快慢。斜率除了影响之前提到的建立和保持时间，同样会影响到tVAC的数值。26 DDR3设计的主要挑战设计的主要挑战-元器件的选择元器件的选择 内存缓冲器 需权衡读写周期 控制器的驱动力 同样需要权衡读写周期 连接器 插值损耗 选通/时钟的差分缓冲器 需要满足差分tVAC(tDVAC)和上冲/下冲面积的要求 27 DDR3设计的主要挑战设计的主要挑战-设计规则设计规则 信号线长度 数据和数据选通的相对传输延迟 地址和时钟的相对传输延迟 数据选通和时
12、钟的相对传输延迟 拓扑结构 数据类信号：点对点拓扑 地址类信号：Fly-By拓扑 信号线阻抗 例如地址类信号，主干的阻抗要求是45ohm，分支的阻抗要求是60ohm 允许的阻抗误差百分比 差分信号的匹配(时钟，数据选通)最大不平行长度 最大相位误差 28 议题议题 DDR3的简介 DDR3设计的主要挑战 Cadence PCB SI设计流程 前仿真和规则设置 规则驱动设计 后仿真验证 Cadence PCB SI 16.5版本的新功能 答疑 29 Cadence PCB SI设计流程设计流程 传统设计流程 高速PCB设计流程 布线前规则规划 关键器件的预布局 前仿真分析(Solution Sp
13、ace Analysis)规则驱动布局 规则驱动布线 布线后的规则核查 布线后的仿真验证 30 传统设计流程传统设计流程 项目创建和设置 原理图设计 规则获取和规划 打包原理图 PCB设计 生产文件输出 设计同步 设计差异管理 库管理 31 高速高速PCB设计流程设计流程 布线前规则规划 关键器件预布局 前仿真分析 规则驱动布局 规则驱动布线 布线后DRC检查 后仿真验证 库管理 项目创建和设置 原理图输入 生产文件输出 32 布线前规则规划布线前规则规划 在高速设计流程的最初阶段，硬件工程师和SI工程师需要通力合作做好PCB设计的基本要求和关键信号的规则规划 33 关键器件预布局关键器件预布
14、局 对于很多系统设计，主要芯片和接插件的布局已经预先确定了。可以优先执行这部分元件的布局。34 前仿真分析前仿真分析(Solution Space Analysis)前仿真分析的目标是确定信号线管脚顺序和布线规则（拓扑模板），从而使整个设计能稳定工作。扫描所有可能面对的条件和参数，包括:器件速度 信号线阻抗 匹配元件值 布线（包括分段）长度等 35 规则驱动布局规则驱动布局 规则驱动布局是用已建立的规则去指导元件布局的过程，所使用的规则是之前在方案空间分析环节中所定义的。36 规则驱动布线规则驱动布线 规则驱动布线是使用已建立的规则去驱动自动或交互式布线的过程。在交互式布线的过程中，设计规则的
15、违背状态会实时地显示在Allegro界面上。37 布线后布线后DRC检查检查 DRC检查会执行规则检查并标记规则违背的地方。这些规则违背不仅包括间距线宽等物理规则，也包括SI相关的高速规则。38 后仿真验证后仿真验证 后仿真验证，是通过布线结束后的对整个设计的深度分析和仿真，在产品制造和测试前，避免信号完整性问题的发生。39 议题议题 DDR3的简介 DDR3设计的主要挑战 Cadence PCB SI设计流程 前仿真和规则设置 规则驱动设计 后仿真验证 Cadence PCB SI 16.5版本的新功能 答疑 40 前仿真和规则设置前仿真和规则设置 仿真模型和其他要求的准备 仿真前规则规划
16、关键器件预布局 对设计的配置 执行前仿真分析(Solution Space Analysis)规则的设置 41 示例电路板示例电路板 关键器件 内存控制器：TMS320DM8168(TI DSP)DDR3内存芯片：EDJ2108BCSE(Elpida DDR3 SDRAM)x 4 42 仿真模型和其他要求的准备仿真模型和其他要求的准备 获取所使用的所有控制器和内存芯片的仿真模型 从TI获取DSP的IBIS模型，从Elpida获取内存芯片的IBIS模型 获取所使用的连接器仿真模型 在这个案例中不需要 预先创建样本拓扑Pre-created sample topologies 可在这里预先创建拓扑
17、或者稍后从临时布线中提取 所有供应商提供时序参数 从TI DSP和Elpida内存芯片的器件手册、用户手册或指南中获取时序参数 相对传输延迟规则的生成方式 相对于不同交流阈值电压的眼图模板 额外的定制化测量 43 布线前规则规划布线前规则规划 Cadence工具:SigXplorer,SigWave,Model Integrity 使用预先创建的样本拓扑执行假定分析(what-if)仿真 在SigXplorer界面中执行信号线拓扑的创建、编辑和仿真 在SigWave中分析仿真波形，在SigXplorer 的结果数据表中分析仿真数据 如果需要，根据仿真结果调整信号的约束规则(Set-Constr
18、aints)重复上面三个步骤，直到找到一个最优化的方案 保存拓扑文件以备后续使用 44 布线前规则规划的实例：数据信号布线前规则规划的实例：数据信号 数据信号的拓扑是点对点拓扑 在SigXplorer创建.top文件 参考数据手册或用户指导输入各个参数的数值 给所有IO缓冲器(IOCell)选择适当的模型 45 布线前规则规划的实例：数据信号布线前规则规划的实例：数据信号 给驱动器添加激励 使用127bit PRBS7(伪随机码序列)，以使仿真更精确 选择必须的和/或定制化的测量 延迟、斜率、抖动、过冲、单调性等等 执行仿真 扫描的参数越多，所需的仿真时间越长 测量结果显示在数据表中 波形可以
19、显示为笛卡尔模式、总线模式、傅立叶模式、眼图模式和史密斯圆图模式 46 布线前规则规划的实例：数据信号布线前规则规划的实例：数据信号 根据仿真结果，选择最优化的各项参数值，并设置在约束规则中，例如：(相对)传输延迟 电阻的位置（通过设置传输线线段延迟）传输线阻抗 拓扑结构 根据元器件的规范，还可向约束规则中加入其他要求以指导设计，例如：过冲/下冲 噪声裕量 串扰 同步开关噪声 47 ODT的影响的影响 October 20,2011 Cadence Confidential:Cadence Internal Use Only 48 如果采用了ODT，串联和并联匹配电阻将不再需要 Rs=0ohm
20、,ODT=40ohm Rs=0ohm,ODT=None Rs=33ohm,ODT=None 48 布线层的影响布线层的影响 49 表层信号线(微带线micro stripe)的传输速度要高于内层信号线(带状线stripe line)的传输速度 Cadence PCB Editor支持使用延迟时间作为匹配单位，这也就避免了因为布线不同层引起的时序问题 Inner Outer 49 过孔的影响过孔的影响 50 过孔会给信号的传输带来延迟甚至是对信号质量带来不利的影响 设置Max Via Count可控制过孔的数量 使能Z Axis Delay 可在计算线长(线延迟)时考虑过孔的延迟 2 Vias
21、None 50 差分对相位误差的影响差分对相位误差的影响 51 相位误差会带来不必要的共模分量甚至是抖动 Allegro可以控制静态和动态的相位误差 Phase Tolerance 51 差分对未耦合长度的影响差分对未耦合长度的影响 52 差分对的耦合传输线会降低串扰的敏感度，也在一定程度上加快信号的传输 设置Max Uncoupled Length可控制最大未耦合长度 Uncoupled Length Uncoupled coupled 52 关键器件预布局关键器件预布局 支持延迟规则控制下的关键器件预布局 可以通过使用Allegro PCB PDN Analysis执行电源完整性仿真来优化
22、大容量电容和耦合电容的布局 53 对设计的配置对设计的配置 16.5版本使用了新的 SI Design Setup 命令载入向导化的界面，来一步步的执行设计的配置，从而能够执行SI仿真 当载入SI Design Setup 命令后，Setup Category Selection窗口弹出，我们可通过此向导依次执行：选择要配置的信号线 设置仿真库 库路径 库文件后缀 活动库 设置电源和地网络 54 对设计的配置对设计的配置 可通过向导依次执行（继续）：设置叠层 设置元器件类别 为元器件分配模型 设置差分对 设置SI仿真 设置完成 在执行SI Design Setup 过程中，出现了问题可以调用S
23、I Setup Audit 解决 55 执行前仿真分析执行前仿真分析 什么是前仿真分析 前仿真分析就是在布线前建模分析并比较所有可能的条件参数，目的是众多可能的条件或参数中，找到一个可行的方案并尽可能地优化它。前仿真分析的通常步骤 创建或提取拓扑文件，仿真决定管脚顺序、阻抗、分叉点(rat-T)位置、匹配元件值和传输线分段长度等。确认可接受的设计和制造误差，例如阻抗、线长、元件值、元件速度等级等。执行串扰仿真，找出一个可接受的线间距/最大耦合长度规则。56 I前仿真分析的一个实例前仿真分析的一个实例 地址地址/控制信号控制信号 地址/控制信号是Fly-by拓扑 57 临时布线和提取拓扑临时布线
24、和提取拓扑 如果之前没有创建样本拓扑，可以在这里先简单地连接一个信号线，然后提取其拓扑进入到SigXplorer界面中 58 添加激励和执行仿真添加激励和执行仿真 给驱动添加激励 改动参数执行假设分析(what-if)仿真 59 传输线阻抗的影响传输线阻抗的影响 降低传输线主干的阻抗可能在某些情况下提高信号质量。在拓扑约束规则中设置传输线分段阻抗规则。40ohm 60ohm Z0=Rt=40 Z0=Rt=60 60 Stub长度的影响长度的影响 更长的stub会降低信号质量。通过设置传输线分段延迟来控制stub长度。Stub 100mil 200mil 61 串扰有邻近的信号线产生。扫描平行间
25、距和长度等参数。在拓扑约束规则中设置 Max Parallel和Max Xtalk。串扰的影响串扰的影响Crosstalk Effect no Xtalk with Xtalk 62 设置约束规则设置约束规则 在SigXplorer中执行Update Constraint Manager。在Constraint Manager中执行Import Electrical Csets。63 议题议题 DDR3的简介 DDR3设计的主要挑战 Cadence PCB SI设计流程 前仿真和规则设置 规则驱动设计 后仿真验证 Cadence PCB SI 16.5版本的新功能 答疑 64 规则驱动设计规则
26、驱动设计 一旦将约束规则集(ECSets)应用到设置上，DRC标记就会在规则违背的情况下显示出来并表征问题所在。同时，在约束规则管理器(Constraint Manager)中也会显示规则违背的状态。65 议题议题 DDR3的简介 DDR3设计的主要挑战 Cadence PCB SI设计流程 前仿真和规则设置 规则驱动设计 后仿真验证 Cadence PCB SI 16.5版本的新功能 答疑 66 后仿真验证后仿真验证 布线后的DRC检查 后仿真验证 实例-DDR3的地址总线分析(Bus Analysis)设置和审核 执行仿真 查看波形 查看测量结果 67 布线后的布线后的DRC检查检查 在约
27、束条件管理器(Constraint Manager)中执行Analysis 确认所有状态栏都呈现绿色 如果有红色的栏，在板子上选择对应的网络并修正此问题 68 后仿真验证后仿真验证 后仿真验证即在完成布线后执行最终的仿真并生产报告，目的是验证和确认设计已经达到了之前的预期。69 实例实例 DDR3地址总线分析地址总线分析 70 设置和审核设置和审核 执行SI Design Setup和SI Design Audit，确认设计为执行总线分析(Bus Analysis)做好准备 71 启动启动Bus Setup 选择所需仿真的总线。如果还没有创建，那么点击Create Simulation Bus
28、创建它。选择总线的方向，控制器的位号，触发沿和减额表文件。72 启动启动Bus Setup 分配总线中元件的缓冲器模型 选择时钟或选通信号 选择总线中时钟或选通所控制的信号 指定元件的参数 73 修改缓冲器模型修改缓冲器模型 选择Analyze Model Browser 选择对应的IOCell模型 编辑IOCell模型并输入正确的Vih和Vil的值 74 添加激励添加激励Add stimulus 在Signal Bus Setup界面中选择Stimulus Setup 给地址信号添加伪随机吗序列，给时钟信号添加01周期信号序列 75 总线仿真总线仿真 在PCB SI菜单栏中选择Analyze
29、r Bus Simulate 点击Simulate按钮 76 查看波形查看波形 当仿真结束时，所有缓冲器(IOCell)的V/t波形显示在一个SigWave窗口中 编辑SigWave，使波形按照需要显示 77 查看测量结果查看测量结果 在波形显示的同时，仿真结果的报告也会显示出来 78 议题议题 DDR3的简介 DDR3设计的主要挑战 Cadence PCB SI设计流程 前仿真和规则设置 规则驱动设计 后仿真验证 Cadence PCB SI 16.5版本的新功能 答疑 79 Allegro PCB SI 16.5版本的新功能版本的新功能 新的PDN分析模块(Allegro PCB PDN
30、Analysis)模型编辑器(Model Editor)中新的IOCell编辑器(IOCell Editor)新的SI应用模式(SI Application Mode)新的SI审核和设计配置命令(SI Audit and Design Setup Commands)通道分析(Channel Analysis)中AMI参数的摄取 增强的源同步总线分析(Source Synchronous Bus Analysis)80 Allegro PCB PDN Analysis PDN分析是用于执行探索、设置和验证电源分布系统设计的模块，可帮助实现低阻抗且高带宽的电源分布系统。另外，PDN分析模块还提供了
31、一个验证和消除潜在EMI问题的有效解决方案。81 IOCell Editor in Model Editor 在Model Editor中包含了新的IOCell编辑器，提供了一个编辑和管理所选IOCell模型的各种参数的接口。82 SI Application Mode 新的SI应用模式提供了简单快速地访问常用SI命令的新途径。在这个模式环境下，可以方便的通过鼠标右键点击并在下拉菜单中选择所需的SI命令。增强了板级仿真整合 像原有的其他应用模式一样载入和切换 新的鼠标右键菜单，无需切换编辑器 83 SI Audit and Design Setup Commands 新的SI Design A
32、udit和SI Design Setup命令替换了原有的SI Audit和Setup Advisor命令，使用向导的方式指导设计配置和SI审核的逐一执行。基于向导的方式 错误/警告列表 问题智能解决 84 通道分析通道分析(Channel Analysis)中中AMI参数的获取参数的获取 通道分析(Channel Analysis)中对AMI的支持更好，利于使用IBIS-AMI模型做GHz以上串行通道仿真。85 Enhancements in Source Synchronous Bus Analysis 原有的bus analysis得到增强，利于执行源同步总线的仿真分析：支持地址总线拓扑 去除对减额表格(Derating Table)的排序要求 计算时序裕量(Margin)增强的总线仿真报告 86 I N V E N T I V E CONFIDENTIAL Thank You