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1、精品word 可编辑资料 - - - - - - - - - - - - -EDA 技 术 实 验 报 告试验项目名称：7 段数码显示译码器设计试验日期： 2021.06.04 试验成果： 试验评定标准：1）试验程序是否正确A（ ）B（） C（ ）2）试验仿真、结果及分析是否合理A（ ）B（） C（ ）3）试验报告是否依据规定格式A（ ）B（） C（ ）一、 试验目的学习 7 段数码显示译码器设计，学习VHDL 的 CASE 语句应用及多层次设计方法；二、试验器材QuartusII7.2 软件三、 试验内容（试验过程）（一）1、第一设计一个 2 选 1 的数据挑选器（ 1）打开软件，挑选菜单f
2、ile new,在弹出的 new 对话框中挑选 Device DesignFiles 的 VHDL File项，按 OK 键后进入 VHDL 文本编辑方式；依据 7 段数码显示译码器的功能编辑相应的源程序；如下：第 1 页，共 9 页 - - - - - - - - - -精品word 可编辑资料 - - - - - - - - - - - - -library ieee;use ieee.std_logic_1164.all; entity decl7s isport (a:in std_logic_vector(3 downto 0;led7s:out std_logic_vector(6
3、 downto 0; end decl7s;architecture one of decl7s is beginprocess(a begin case a iswhen0000=led7sled7sled7sled7sled7sled7sled7sled7sled7sled7sled7sled7sled7sled7sled7sled7snull; end case;end process; end one;2、对该 VHDL 语言进行编辑后，无误后进行仿真；点击相应的编辑按钮用来检查源程序的正确性；3.、编译和仿真仿真前要新建波形文件：filenewother filesvector wa
4、veform file 点击 OK 后在显现的新建波形文件左边空白栏点击鼠标右键，挑选insertinsert node or bus在.显现的对话框中直接点击 node finder；之后，在显现的对话框中挑选list ；当左边的 nodesfound 栏中显现设计文件的输入输出端口后，点击加入到右边的selected node中，点击 OK ；在完成 7 段数码显示译码器源程序的编辑后，执行Processingstart compilation命令，对 decl7s.vhd进行编译；下图是 7 段数码显示译码器对应的仿真波形：在完成对源文件的编译后，执行Filecreate/updatec
5、reate symbol files for curren命t令，为 VHDL 设计文件生成元件符号；其元件符号如下列图符号如下列图可以供其他电路和系统设计的调用；第 3 页，共 9 页 - - - - - - - - - -精品word 可编辑资料 - - - - - - - - - - - - -4、下载挑选电路模式 6；用数码 8 显示译码输出，键8、键 7、键 6、键 5 四位掌握输入，硬件验证译码器的工作性能；目标芯片挑选：试验箱上的目标芯片为 ACEX1K 系列的 EP1K30TC 芯片，必需挑选正确的芯片才能下载胜利；在菜单栏里挑选： assignmentsdevice在显现的对
6、话框中挑选正确的芯片即可；（1） ） 引脚的挑选：通过试验箱左下角的按键挑选模式6；键八、键七、键六、键五分别接a3、a2、a1、a0;PIO46PIO40 分别接 g,f,e,d,c,b,a.（2） ） 引脚绑定：引脚选定之后，可以把输入输出端口绑定在挑选好的引脚上；即 a3 绑定在引脚 27 上， a2绑定在引脚 26 上， a1绑定在引脚 23 上， a0绑定在引脚 22 上， led7s6接在引脚 95 上， led7s5接在引脚 92 上， led7s4接在引脚 91 上， led7s3接在引脚 90 上， led7s2接在引脚 89 上， led7s1接在引脚 88 上 led7s
7、0接在引脚 87 上；如图：（3） ） 下载和硬件测试：把试验箱连接好电源和运算机接口，把程序下载到目标芯片上，就可以在试验箱上通过按键和发光二级管来检验试验的正确性；5.设计加法计数器（ 1）打开软件，挑选菜单file new,在弹出的 new 对话框中挑选 Device DesignFiles 的 VHDL File项，按 OK 键后进入 VHDL 文本编辑方式；依据加法计数器的功能编辑相应的源程序；如下：第 4 页，共 9 页 - - - - - - - - - -精品word 可编辑资料 - - - - - - - - - - - - -library ieee;use ieee.st
8、d_logic_1164.all; use ieee.std_logic_unsigned.all; entity cnt10 isport(clk,rst,en :in std_logic;cq :out std_logic_vector(3 downto 0; cout :out std_logic;end cnt10;architecture behav of cnt10 is beginprocess(clk,rst,envariable cqi :std_logic_vector(3 downto 0; beginif rst =1 then cqi :=(others=0; els
9、if clkevent and clk=1 thenif en=1 thenif cqi0; end if;end if;end if;if cqi =9 then cout=1; else cout=0;end if;第 5 页，共 9 页 - - - - - - - - - -精品word 可编辑资料 - - - - - - - - - - - - -cq=cqi; end process; end behav;6、对该 VHDL 语言进行编辑后，无误后进行仿真；点击相应的编辑按钮用来检查源程序的正确性；7.、编译和仿真仿真前要新建波形文件：filenewother filesvector
10、 waveform file 点击 OK 后在显现的新建波形文件左边空白栏点击鼠标右键，挑选insertinsert node or bus在.显现的对话框中直接点击 node finder；之后，在显现的对话框中挑选list ；当左边的 nodesfound 栏中显现设计文件的输入输出端口后，点击加入到右边的selected node中，点击 OK ；在完成加法计数器源程序的编辑后，执行Processingstart compilation命令，对cnt10.vhd 进行编译；下图是加法计数器对应的仿真波形：在完成对源文件的编译后，执行Filecreate/updatecreate symb
11、ol files for curren命t令，为 VHDL 设计文件生成元件符号；其元件符号如下列图符号如下列图可以供其他电路和系统设计的调用；8、利用元件例化语句，按试验书上的图6.3 方式连接成顶层设计电路；源程序如下：library ieee;第 6 页，共 9 页 - - - - - - - - - -精品word 可编辑资料 - - - - - - - - - - - - -use ieee.std_logic_1164.all; entity tan isport(clock0:in std_logic; rat0:in std_logic; ena0:in std_logic;l
12、ed:out std_logic_vector (6 downto 0; cout0:out std_logic;end tan;architecture lang of tan issignal tmp:std_logic_vector (3 downto 0; component cnt10port(clk,rst,en :in std_logic;cq :out std_logic_vector(3 downto 0; cout :out std_logic;end component; component decl7sport (a:in std_logic_vector(3 down
13、to 0; led7s:out std_logic_vector(6 downto 0; end component;begincnt4b:cnt10 port map(clock0,rat0,ena0,tmp,cout0; decl7a:decl7s port map(tmp,led;end lang;第 7 页，共 9 页 - - - - - - - - - -精品word 可编辑资料 - - - - - - - - - - - - -9、对该 VHDL 语言进行编辑后，无误后进行仿真；点击相应的编辑按钮用来检查源程序的正确性；10.、编译和仿真仿真前要新建波形文件：filenewothe
14、r filesvector waveform file 点击 OK 后在显现的新建波形文件左边空白栏点击鼠标右键，挑选insertinsert node orbus.在显现的对话框中直接点击node finder；之后，在显现的对话框中挑选 list ；当左边的 nodes found栏中显现设计文件的输入输出端口后，点击加入到右边的selected node中，点击 OK ；在完成 7 段数码显示译码器源程序的编辑后，执行Processingstart compilation 命令，对 tan.vhd 进行编译；下图是图 6.3 对应的仿真波形：11、下载挑选电路模式 6；用数码 8 显示译
15、码输出，键3 作为时钟输入，或者直接接clock0.目标芯片挑选：试验箱上的目标芯片为ACEX1K 系列的 EP1K30TC芯片，必需挑选正确的芯片才能下载胜利；在菜单栏里挑选： assignmentsdevice在显现的对话框中挑选正确的芯片即可；(1 引脚的挑选：通过试验箱左下角的按键挑选模式6；Clock0 接 clock0;.键八接 rat0，键七接 ena0;speaker接 cout0；PIO46PIO40 分别接 g,f,e,d,c,b,a.(2 引脚绑定：引脚选定之后，可以把输入输出端口绑定在挑选好的引脚上；即 rat0 绑定在引脚 27 上， ena0绑定在引脚 26 上， clock0 绑定在引脚 126 上， cout0 绑定在引脚 99 上， led7s6接在引脚 95 上， led7s5接在第 8 页，共 9 页 - - - - - - - - - -精品word 可编辑资料 - - - - - - - - - - - - -引脚 92 上， led7s4接在引脚 91 上， led7s3接在引脚 90 上， led7s2接在引脚 89 上， led7s1接在引脚 88 上 led7s0接在引脚 87 上；如图：四、 结果及分析以下是硬件测试的结果：第 9 页，共 9 页 - - - - - - - - - -