Altium-Designer-中-DDRII-SDRAM-的等长布线.docx

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1、精品word 可编辑资料 - - - - - - - - - - - - -Altium Designer中 DDRII SDRAM的等长布线刷新我要回复我要发帖此贴已结 (0) 25回复/ 1436查 看 返回列表12 下一页发短消息加为好友viatuzi当 分前离线viatuzi发表于2021-1-24 23:30| 只看该作者回复引 用 订阅报告保藏共享评帖子155精华2积分667阅读权限20在线时间55 小时注册时间2021-7-13最终登录2021-5-17帖子 : 155积分 : 667专家等级打印楼主:Altium Designer中 DDRII SDRAM的等长布线如下列图本帖

2、最终由viatuzi于 2021-1-25 00:00编辑如下列图,以ARM , DSP 等 SOC 为核心的电子系统中,常常存在两片或者以上的 DDR/DDRIISDRAM ;考虑到 DDR/DDRIISDRAM的运行频率一般都比较高,在做 PCB layout 的时候需要等长布线来保证DDR/DDRIISDRAM 的读写时序;对于包含两片及以上DDR/DDRIISDRAM的系统,这里要求的等长布线有两层含义;拿ADDRESS 信号来讲,第一层含义要求从 SOC 的某一个 ADDRESS 的 pad 到每一块儿 DDR/DDRII SDRAM 对应的 pad 之间的长度要相等( A+B =

3、A+C ),其次层含义要求 SOC 的全部 ADDRESS 的 pad 到对应 DDR/DDRII SDRAM 的 pad 之间的长度要相等(全部的 A+B = 全部的 A+C );但在 Altium Designer中, SOC 的某一 ADDRESS pad 与对应 DDR/DDRII SDRAM的pad 之间的网络定义是唯独的(也就是A , B, C 拥有同样的网络名称) ,网络的长度定义为( A+B+C ),无法精确知道A,B 和 C 的长度;那如何在Altium Designer中实现 DDR/DDRII SDRAM的等长布线呢?下面以一个项目中DRAM_A0 A3四根信号线的等长设

4、计为例,介绍在AltiumDesigner 中实现 DDRIISDRAM的等长布线; U23 为 CPU ,U7 和 U8 为两片 DDRII SDRAM ;DRAM_A0 A3为低四位地址信号;ddr_dengchang1.png (6.21 KB):下载次数 :5结贴率2021-1-25 00:00 88%第 1 页,共 12 页 - - - - - - - - - -精品word 可编辑资料 - - - - - - - - - - - - -共享本文到:长期承接 FPGA 设计( verilog ); PCB layout ( AD6/PADs/ALLEGRO);站内消息联系模块电源常见

5、故障分析免费下载! 广州金升阳科技有限公司LED 驱动器诀窍和技巧网上资源下载吉时利最新技术资料下载参与技术研讨会,赢取千元数码产品发短消息加为好友viatuzi当前 离 线 帖子155精华2积分667阅读权限20在线时间55 小时注册时间2021-7-13viatuzi 发表于2021-1-24 23:46 | 只看该作者回复引用评分报告返回版面 TOP得分: 02 楼:下面以一个项目中DRAM_A0A3四根信号线的等长设计为例,介绍在 AltiumDesigner 中实现 DDRIISDRAM 的等长布线;U23 为 CPU, U7 和 U8为两片 DDRII SDRAM;DRAM_A0

6、A3为低四位地址信号;ddr_dengchang2.png (153.02 KB)下载次数 :72021-1-24 23:46第 2 页,共 12 页 - - - - - - - - - -精品word 可编辑资料 - - - - - - - - - - - - -最终登录2021-5-17帖子 : 155积分 : 667专家等级 :长期承接FPGA 设计( verilog ); PCB layout ( AD6/PADs/ALLEGRO);站内消息联系发短消息加为好友viatuzi发表于2021-1-24 23:46| 只看该作者回复引用评分报告返回版面TOPviatuzi当 得分: 0前离

7、线帖子155精华3 楼:一,在 From-To Editor中定义 DRAM_A0 A3的 From To;在 From-ToEditor 中,挑选DRAM_A0 ,就可以看到DRAM_A0这个网络上有三个节点;分别是U23-N12, U7-8 和 U8-8 ;在节点列表里选中U23-N12 和 U7-M8 ,然后第 3 页,共 12 页 - - - - - - - - - -精品word 可编辑资料 - - - - - - - - - - - - -2积分667阅读权限20在线时间55 小时注册时间2021-7-13最终登录2021-5-17帖子 : 155积分 : 667专家等级 :点击按

8、钮 Add From To DRAM_A0 ( U7-M8 : U23-N12 ),生成 DRAM_A0 的第一个 From-To ;然后按同样的方法生成其次个 From To, U23-N12 和 U8-M8 ;(如面两个图所示)后面就依据同样的步骤,依次生成DRAM_A1A3的 From To; ddr_dengchang3.png (374.07 KB)下载次数 :102021-1-24 23:46长期承接FPGA 设计( verilog ); PCB layout ( AD6/PADs/ALLEGRO);站内消息联系第 4 页,共 12 页 - - - - - - - - - -精品w

9、ord 可编辑资料 - - - - - - - - - - - - -发短消息加为好友viatuzi当前 离 线 帖子155精华2积分667阅读权限20在线时间55 小时注册时间2021-7-13最终登录2021-5-17帖子 : 155积分 : 667viatuzi 发表于2021-1-24 23:47 | 只看该作者回复引 用 评分报告返回版面TOP得分: 04 楼:一,添加From To 类 DRAM_ADD在 FromTo Classes 中,添加一个新的名字为DRAM_ADD的类,然后将 DRAM_A0 A3全部的 From To 都添加到这个类里;如下图所示: ddr_dengch

10、ang4.png (245.73 KB)下载次数 :82021-1-24 23:47专家等级 :长期承接FPGA 设计( verilog ); PCB layout ( AD6/PADs/ALLEGRO);站内消息联系发短消息加为好友viatuzi 发表于2021-1-24 23:47 | 只看该作者回复引用评分报告返回版面 TOPviatuzi当 得分: 0前离线帖子1555 楼:三,找出最长的走线,作为等长布线的基准线;第一列出 DRAM_A0 A3各 net 的长度和全部From To 的长度;找到最长的第 5 页,共 12 页 - - - - - - - - - -精品word 可编辑

11、资料 - - - - - - - - - - - - -精华2积分667阅读权限20在线时间55 小时注册时间2021-7-13最终登录2021-5-17帖子 : 155积分 : 667FromTo 的长度- 1944mil (为了便利运算,取整数),以及对应的net - DRAM_A0 -的长度 2263mil 和另外一个From To 的长度1587mil ;最终依据这三个长度确定出ADDRESS net 的等长布线的基准;L = 2263 +( 1944 - 1587 ) = 2620 mil ;ddr_dengchang5.png (157.65 KB)下载次数 :62021-1-24

12、 23:47专家等级:1评分次数我很赞同威望+ 1aa52wh长期承接 FPGA 设计( verilog ); PCB layout ( AD6/PADs/ALLEGRO);站内消息联系发 短 消息viatuzi发表于2021-1-24 23:48 | 只看该作者回复引用评分报告返回版面TOP加 为 好 得分: 0友viatuzi 当 前 离线帖子1556 楼:本帖最终由viatuzi于 2021-1-24 23:52编辑四,使用网络等长调剂命令,在 DRAM_A0的 U8-M8到 U23-N12 的 From To(两个 From To 的较短者)上,调整DRAM_A0的 net 长度为 2

13、620milddr_dengchang10.png (38.04 KB)第 6 页,共 12 页 - - - - - - - - - -精品word 可编辑资料 - - - - - - - - - - - - -精华2积分667阅 读 权限20在 线 时间55小时注 册 时间2021-7-13最 后 登录2021-5-17帖子: 155积分:667专 家 等级:下载次数 :22021-1-24 23:52长期承接FPGA 设计( verilog ); PCB layout ( AD6/PADs/ALLEGRO);站内消息联系发短消 息 加为好友aa52wh 发表于2021-1-2423:52

14、| 只看该作者回复引用评分报告返回版面aa52w TOPh当 得分: 0前离 7 楼:线猛,厉害帖子2精华第 7 页,共 12 页 - - - - - - - - - -精品word 可编辑资料 - - - - - - - - - - - - -0积分6阅读权限10在线时间0小时注册时间2021-1-24最后登录2021-1-24帖 子 : 2积 分 :6专家等 级 :发短viatuzi发表于2021-1-24 23:52| 只看该作者回复引用评分报告返回版面消息TOP加为 得分: 0好友viatuzi 当 前离线帖子8 楼:本帖最终由viatuzi于 2021-1-24 23:54编辑五,

15、DRAM_A1 A3的 net 长度调整DRAM_A1的两个 From To 的长度分别是1840mil 和 1689mil ,net 长度为 2255mil ;155第一在 DRAM_A1的公共部分(A )上,调整 net 长度为 2359mi(l2255 + 1944 1840);精华然后在较短的From To(1689mil )上,调整 net 长度为 2510mil 1944 - ( 1944 1840 2+ 1689) + 2359 第 8 页,共 12 页 - - - - - - - - - -精品word 可编辑资料 - - - - - - - - - - - - -积分667依

16、据同样的方法完成DRAM_A2 A3的长度调整;ddr_dengchang6.png (245.77 KB)阅读下载次数 :7权限20在线时间55小时注册时间2021-7-13最后登录2021-5-17帖 子 : 155积 分 :667专家等 级 :2021-1-24 23:52ddr_dengchang7.png (251.45 KB)下载次数 :72021-1-24 23:52第 9 页,共 12 页 - - - - - - - - - -精品word 可编辑资料 - - - - - - - - - - - - -长期承接FPGA 设计( verilog ); PCB layout ( A

17、D6/PADs/ALLEGRO);站内消息联系发短消息 加为好友viatuzi当前离线帖子155精华2积分667阅读权限20在线时间55 小时注册时间2021-7-13最终登录2021-5-17viatuzi发表于2021-1-24 23:53 | 只看该作者回复引用评分报告返回版面TOP得分: 09 楼:六:最终结果每个 From To 的长度都约等于1944mil ,实现了等长布线;(略微存在的差异是由于取整实际的走线长度造成的)ddr_dengchang9.png (133.13 KB)下载次数 :42021-1-24 23:53第 10 页,共 12 页 - - - - - - - -

18、 - -精品word 可编辑资料 - - - - - - - - - - - - -帖子 : 155积分 : 667专 家 等 级 :长期承接FPGA 设计( verilog ); PCB layout ( AD6/PADs/ALLEGRO);站内消息联系发短消息加为好友viatuzi当 前 离线帖子155精华2积分667阅读权限20在线时间55 小时注册时间2021-7-13最终登录2021-5-17帖子 : 155积分 : 667专家等级 :viatuzi 发表于2021-1-24 23:55 | 只看该作者回复引用评分报告返回版面TOP得分: 010 楼:七,DRC规章设定针对前面定义的DRAM_ADD class,做 DRC 参数设定, 主要是布线长度;到此等长布线即宣告完成;第 11 页,共 12 页 - - - - - - - - - -精品word 可编辑资料 - - - - - - - - - - - - -第 12 页,共 12 页 - - - - - - - - - -

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