《第9章 外部存储器接口PPT讲稿.ppt》由会员分享，可在线阅读，更多相关《第9章 外部存储器接口PPT讲稿.ppt（42页珍藏版）》请在taowenge.com淘文阁网|工程机械CAD图纸|机械工程制图|CAD装配图下载|SolidWorks_CaTia_CAD_UG_PROE_设计图分享下载上搜索。
1、第9章 外部存储器接口第1页，共42页，编辑于2022年，星期一9.1 概述概述v1.SDRAM的初始化的初始化整个过程步骤如下：（1）向所有的配置为SDRAM的CE空间发送一条DCAB命令；（2）发送8条刷新命令；（3）向所有的设置为SDRAM的CE空间发送一条MRS。v2.页面边界检测页面边界检测SDRAM属于分页存储器，EMIF 的SDRAM控制器会检测访问SDRAM时的行地址情况，避免访问时发生行的越界，为了完成这一任务，EMIF保存当前打开的页地址，然后与以后存取的地址进行比较。第2页，共42页，编辑于2022年，星期一9.1 概述概述v3.SDRAM刷新模式刷新模式图9-1所示为S
2、DRAM刷新的时序。第3页，共42页，编辑于2022年，星期一9.1 概述概述v4.SDRAM的去激活（的去激活（DCAB和和DEAC）图9-2所示为SDRAM有效页关闭的时序图。第4页，共42页，编辑于2022年，星期一9.1 概述概述图9-3所示为执行DEAC命令的SDRAM有效页的关闭时序图。第5页，共42页，编辑于2022年，星期一9.1 概述概述v5.SDRAM的激活（的激活（ACTV）如图9-4所示为一次SDRAM写之前的ACTV命令的例子。第6页，共42页，编辑于2022年，星期一9.1.2 SBSRAM接口接口对于TMS320C6000的EMIF，SBSRAM接口既可以在CPU
3、时钟频率下运行，也可以在1/2的CPU时钟频率下运行，如表所示。运行速度是基于EMIF全局控制寄存器（GBLCTL）的SSCRT位设置进行选择的。器件操作速度器件操作速度仅TMS6201 DSPCPU时钟或1/2CPU时钟TMS621x DSPECLKOUTTMS620 x DSP1/2CPU时钟TMS671x DSPECLKOUT仅TMS6701 DSPCPU时钟或1/2CPU时钟TMS64x DSPECLKOUT1或ECLKOUT2TMS670 x DSP1/2CPU时钟第7页，共42页，编辑于2022年，星期一9.1.2 SBSRAM接口接口4个SBSRAM控制引脚在EMIF时钟的上升沿
4、被SBSRAM锁存以确定当前的操作。表列出了这些引脚。此引脚仅在SBSRAM的片选信号为低电平时有效。第8页，共42页，编辑于2022年，星期一9.1.2 SBSRAM接口接口表列出了TMS320C6000 DSP的各SBSRAM接口的区别。特 征TMS62x/C67x EMIFTMS64x EMIFEMIFAEMIFBTMS6201/C6701其他TMS620 x/C670 xTMS621x/C671xTMS6416/C6415/C6414/C6412/DM642TMS6411/DM640/DM 641TMS6416/C6415/C6414接口宽度32位32位32、16和864、32、16和
5、8位32、16和8位16和8位SDRAM时钟SSCLK(1/2或1CPU时钟)CLKOUT2ECLKOUTECLKOUT1或ECLKOUT2ECLKOUT1或ECLKOUT2ECLKOUT1或ECLKOUT2SBSRAM控制信号专用的SDRAM控制信号与SDRAM接口复用的控制信号与SDRAM和异步接口复用的控制信号与SDRAM和异步接口复用的控制信号与SDRAM和异步接口复用的控制信号与SDRAM和异步接口复用的控制信号突发模式不支持，通过发出连续的命令执行突发不支持，通过发出连续的命令执行突发支持使用4字突发执行SBSRAM突发模式支持使用4字突发执行SBSRAM突发模式支持使用4字突发执
6、行SBSRAM突发模式支持使用4字突发执行SBSRAM突发模式可编程等待否否否读、写读、写读、写这列用于所有TMS620 x/C670 x器件，TMS6201/C6701 DSP除外。TMS6712/C DSP只与8位和16位SDRAM接口。使用的ECLKOUTn由CESEC寄存器的SNCCLK位所设置。第9页，共42页，编辑于2022年，星期一9.1.3 异步接口异步接口v1.可编程的异步参数可编程的异步参数v2.异步读操作异步读操作v3.异步写操作异步写操作v4.准备输入准备输入第10页，共42页，编辑于2022年，星期一9.1.4 复位复位EMIF在有效的 期间，时钟输出属性如下：SDC
7、LK和SSCLK：为高电平或低电平；CLKOUT1：如果PLL配置引脚的值没有变化，则继续提供时钟；CLKOUT2：对于TMS320C620 x/C670 x EMIF，CLKOUT2被驱动为高电平或电平；对于TMS320C621x/C671x EMIF，CLKOUT2继续提供时钟。其他CLKOUTn：对于TMS320C64x EMIF，所有CLKOUTn继续提供时钟；ECLKOUT：对于TMS320C621x/C671x EMIF，只要ECLKIN或SYSCLK3存在，则ECLKOUT继续提供时钟：ECLKIN或SYSCLK3在复位期间应该具有时钟，以便驱动EMIF信号得到正确的复位值；EC
8、LKOUTn：对于TMS320C64x EMIF，全局控制寄存器（GBLCTL）的EK1HZ与EK2HZ位确定复位时ECLKOUT1与ECLKOUT2的状态。第11页，共42页，编辑于2022年，星期一9.1.5 HOLD接口接口v1.具有保持接口的具有保持接口的TMS320C62x/C67x EMIF复位考虑复位考虑对于TMS320C62x/C67x EMIF，当退出复位状态时，如果一个保持请求正处于挂起状态，则在默认状态下EMIF输出驱动为短时间段，即低电平有效的输出选通信号为高电平，并且地址输出被驱动为低电平。v2.具有保持接口的具有保持接口的TMS320C64x EMIF复位考虑复位考
9、虑对于TMS320C64x EMIF，如果当退出复位状态时有一个HOLD正处于挂起状态，则任何EMIF输出信号不会被驱动为有效，所有输出信号都处于高阻态，立即声明 信号。第12页，共42页，编辑于2022年，星期一9.1.6 访问访问EMIF寄存器时的边界条件寄存器时的边界条件如下的动作将会产生不正确的读/写操作：当对有效的CE空间进行一次外部访问时，写CE0、CE1、CE2、CE3空间控制寄存器；当进行任一次外部操作时，改变CE空间控制寄存器（CECTL）中的存储器类型，如当SDRAM初始化有效时，改变SDRAM类型；当 信号有效时，改变配置中的NOHOLD状态；当挂起多个EMIF请求时，改
10、变EMIF全局控制寄存器（GBLCTL）的RBTR8位；当 或 输出有效时，初始化一个SDRAM INIT：EMIF全局控制寄存器可以在设置INIT位前读取，以确定 功能是否有效，GBCTL必须在INIT位写入后立即读取，以确保两个事件不会同时发生；GBCTL具有与HOLD/HOLDA、DMC/PMC/DMA相关的有效访问和发现错误的状态。如果没有给EMIF提供时钟信号而读写寄存器：这样做将会锁定设备；有些工具将会自动访问这些寄存器或作为程序的一部分提供给默认的存储器配置，必须禁用以防止锁定设备。第13页，共42页，编辑于2022年，星期一9.1.7 时钟输出使能时钟输出使能复位控制器控制EC
11、LKOUT1的输出缓冲，确保在复位期间ECLKOUT1处于高阻态，如图9-15所示。第14页，共42页，编辑于2022年，星期一9.1.7 时钟输出使能时钟输出使能表9-11概括了EknEN与EknHZ位的功能。EKnENEKnHZECLKOUTn属性00ECLKOUTn保持低电平01当不在保持期间，ECLKOUTn保持低电平；当在保持期间，则为高阻态10ECLKOUTn正在提供时钟11当不在保持期间，ECLKOUTn提供时钟；当在保持期间，则为高阻态第15页，共42页，编辑于2022年，星期一9.2 TMS320C620 x/C670 x DSP的的EMIF|9.2.1 概述概述当存在多个请
12、求同时到达时，EMIF根据设置的优先级进行仲裁并响应各个请求，TMS320C620 x/C670 x DSP的框图如图9-16所示，其中阴影部分为EMIF的位置，TMS320C620 x/C670 x EMIF具有一个32位的数据总线接口。第16页，共42页，编辑于2022年，星期一9.2.2 EMIF接口信号接口信号v1.TMS320C6201/C6701 EMIF接口信号接口信号图9-17为TMSC6201/C6701外部存储器接口信号图。表9-12为接口信号的详细说明。第17页，共42页，编辑于2022年，星期一9.2.2 EMIF接口信号接口信号v2.TMS320C6202(B)/C6
13、703(B)/C6204/C6205 外部存储器接口信号外部存储器接口信号TMS320C6202(B)/C6703(B)/C6204/C6205 DSP的EMIF接口信号如图9-18所示，相关的信号描述如表9-13所示。第18页，共42页，编辑于2022年，星期一9.2.3 SDRAM接口接口v1.TMS320C620 x/C670 x 引导模式引导模式v2.页面边界监测页面边界监测v3.地址移位地址移位v4.SDRAM刷新模式刷新模式v5.模式寄存器设置模式寄存器设置v6.时序要求时序要求v7.SDRAM读操作读操作v8.SDRAM写操作写操作第19页，共42页，编辑于2022年，星期一9.
14、2.4 SBSRAM接口接口v1.SBSRAM读操作读操作图9-27显示了TMS320C620 x/C670 x SBSRAM四字的读时序。第20页，共42页，编辑于2022年，星期一9.2.4 SBSRAM接口接口v2.SBSRAM写操作写操作图9-28显示了SBSRAM的写操作时序，每一个存取会选通一个SBSRAM的新地址，第一次存取需要延迟两个周期，之后，所有的存取可以发生在单一的EMIF时钟周期内。第21页，共42页，编辑于2022年，星期一9.2.5 ROM访问模式访问模式表9-17为不同宽度的异步存储器的字节地址映射。宽度EA线21 20 19 18 17 16 15 14 13
15、12 11 10 9 8 7 6 5 4 3 2逻辑字节地址 3221 20 19 18 17 16 15 14 13 12 11 10 9 8 7 6 5 4 3 2 1620 19 18 17 16 15 14 13 12 11 10 9 8 7 6 5 4 3 2 1 819 18 17 16 15 14 13 12 11 10 9 8 7 6 5 4 3 2 1 0第22页，共42页，编辑于2022年，星期一9.2.5 ROM访问模式访问模式（1）8位ROM模式在8位ROM模式下，地址左移2位以在EA上产生一位地址用于访问一个字节的ROM。EMIF通常将4个排列在4字节边界中的连续的字
16、节合并成一个字访问，而不考虑访问空间的大小。（2）16位ROM模式在16位ROM模式下，地址左移2位以在EA上产生半字地址用于访问16位的ROM。第23页，共42页，编辑于2022年，星期一9.2.6 存储器请求优先级存储器请求优先级表9-18给出了这些优先级的顺序。根据DMA控制寄存器中的PRI位的设置，DMA的优先级不同。优先级申请器 当PRI=1申请器 当PRI=0最高级外部保持外部保持模式寄存器设置模式寄存器设置紧急刷新紧急刷新DMA控制器DMA控制器DMCDMCPMCPMC最低级Trickle刷新Trickle刷新 DMC：数据存储器控制器 PMC：程序存储器控制器第24页，共42页
17、，编辑于2022年，星期一9.3TMS320C621x/C671x DSP的的EMIF|9.3.1 概述概述TMS320C620 x/C670 x DSP的框图如图9-29所示，其中阴影部分为EMIF的位置。第25页，共42页，编辑于2022年，星期一9.3.2 EMIF接口信号接口信号图9-30为TMS320C621x/C671x外部存储器接口信号图。表9-19为接口信号的详细说明。第26页，共42页，编辑于2022年，星期一9.3.3 SDRAM接口接口v1.页面边界监测页面边界监测v2.地址移位地址移位v3.SDRAM刷新模式刷新模式v4.模式寄存器设置模式寄存器设置v5.时序要求时序要
18、求v6.SDRAM读操作读操作v7.SDRAM写操作写操作第27页，共42页，编辑于2022年，星期一9.3.4 SBSRAM接口接口v1.SBSRAM读操作读操作图9-38所示为TMS320C621x/C671x EMIF的一个SBSRAM的6字读操作时序。第28页，共42页，编辑于2022年，星期一9.3.4 SBSRAM接口接口v2.SBSRAM写操作写操作图9-39所示为一个向SBSRAM写入6个字的操作时序，在第5个周期选通一个SBSRAM的新地址，以防止内部脉冲计数器在000b处产生回绕。第29页，共42页，编辑于2022年，星期一9.3.5 存储器请求优先级存储器请求优先级表9-
19、26所示为多个挂起请求情况下的EMIF使用的请求器优先级。优先级请 求 器最高最低外部保持模式寄存器设置刷新增强的DMA第30页，共42页，编辑于2022年，星期一9.4 TMS320C64x DSP的的EMIF|9.4.1 概述概述TMS320C64x框图如图9-40所示，TMS320C64x通过使用一个可编程同步模式取代SBSRAM。第31页，共42页，编辑于2022年，星期一9.4.2 EMIF接口信号接口信号图9-41是TMS320C64x的EMIF接口信号。表9-27是TMS320C64x的外部存储器接口信号说明。第32页，共42页，编辑于2022年，星期一9.4.3 SDRAM接口
20、接口v1.页面边界监测页面边界监测v2.地址移位地址移位v3.SDRAM刷新模式刷新模式v4.模式寄存器设置模式寄存器设置v5.时序要求时序要求v6.SDRAM读操作读操作v7.SDRAM写操作写操作第33页，共42页，编辑于2022年，星期一9.4.4 可编程同步接口可编程同步接口v1.SBSRAM接口接口图9-49所示为TMS320C64x EMIF的SBSRAM接口；该接口不支持SBSRAM的突发脉冲特性。第34页，共42页，编辑于2022年，星期一9.4.4 可编程同步接口可编程同步接口v2.零总线转换（零总线转换（ZBT）SRAM接口接口可编程的同步模式支持零总线转换（ZBT）SRA
21、M接口，如图9-52所示。第35页，共42页，编辑于2022年，星期一9.4.4 可编程同步接口可编程同步接口v3.同步同步FIFO接口接口图9-53显示了有缝同步FIFO接口。第36页，共42页，编辑于2022年，星期一9.4.5 外部设备传输（外部设备传输（PDT）v1.PDT写操作写操作图9-56所示为PDT写处理的时序。第37页，共42页，编辑于2022年，星期一9.4.5 外部设备传输（外部设备传输（PDT）v2.PDT读操作读操作图9-57所示为PDT读处理的时序。第38页，共42页，编辑于2022年，星期一9.4.5 外部设备传输（外部设备传输（PDT）v3.在相同总线上具有多个
22、在相同总线上具有多个FIFO的的PDT传输传输如图9-58所示为执行一个到CE空间配置为SDRAM的PDT读与写传输的系统。第39页，共42页，编辑于2022年，星期一9.4.5 外部设备传输（外部设备传输（PDT）v4.PDT传输：总线宽度和传输：总线宽度和DMA考虑考虑表9-34所示为概括支持SDRAM总线宽度的DMA设置。MTYPE（SDRAM的位宽度）单元大小（ESIZE）单元数（ELECNT）832，16，8无限制1632，16无限制3232无限制6432偶数第40页，共42页，编辑于2022年，星期一9.5 TMS320C6000 DSP的的EMIF寄存器寄存器v1.EMIF全局控
23、制寄存器（全局控制寄存器（GBLCTL）v2.EMIF CE 空间控制寄存器空间控制寄存器(CECTL)v3.EMIF SDRAM控制寄存器控制寄存器(SDCTL)v4.EMIF SDRAM时序寄存器（时序寄存器（SDTIM）v5.EMIF SDRAM扩展寄存器（扩展寄存器（SDEXT）第41页，共42页，编辑于2022年，星期一9.6 时钟输出使能时钟输出使能表9-41给出了EMIF输出时钟的操作。EKxENEKxHZECLKOUTx动作00ECLKOUTx保持低电平01ECLKOUTx低电平，Hold期间除外。Hold期间为高阻10ECLKOUTx计时11ECLKOUTx计时，Hold期间除外。Hold期间为高阻第42页，共42页，编辑于2022年，星期一