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1、第5章 常用组合逻辑部件第1页，共90页，编辑于2022年，星期一学习要点学习要点l掌握组合逻辑电路的分析方法与设计方法。掌握组合逻辑电路的分析方法与设计方法。l掌掌握握利利用用二二进进制制译译码码器器和和数数据据选选择择器器进进行行逻逻辑设计的方法辑设计的方法。l理理解解加加法法器器、编编码码器器、译译码码器器等等组组合合逻逻辑辑电电路路的工作原理和逻辑功能的工作原理和逻辑功能。l了了解解加加法法器器、编编码码器器、译译码码器器、数数据据选选择择器器等等中规模集成电路的使用方法中规模集成电路的使用方法。l了了解解组组合合逻逻辑辑电电路路中中的的竞竞争争冒冒险险现现象象及及其其消消除方法除方法
2、。第第第第5 5章章章章 常用组合逻辑部件常用组合逻辑部件常用组合逻辑部件常用组合逻辑部件第2页，共90页，编辑于2022年，星期一第第第第5 5章章章章 常用组合逻辑部件常用组合逻辑部件常用组合逻辑部件常用组合逻辑部件5.1 5.1 加法器加法器加法器加法器5.2 5.2 数值比较器数值比较器数值比较器数值比较器5.3 5.3 编码器编码器编码器编码器5.4 5.4 译码器译码器译码器译码器5.5 5.5 数据选择器数据选择器数据选择器数据选择器5.6 5.6 数据分配器数据分配器数据分配器数据分配器退出退出退出退出第3页，共90页，编辑于2022年，星期一5.1 5.1 加法器加法器加法器
3、加法器第4页，共90页，编辑于2022年，星期一1、半加器、半加器5.1.1 半加器和全加器半加器和全加器能对两个1位二进制数进行相加而求得和及进位的逻辑电路称为半加器。加数本位的和向高位的进位第5页，共90页，编辑于2022年，星期一2、全加器、全加器能对两个1位二进制数进行相加并考虑低位来的进位，即相当于3个1位二进制数相加，求得和及进位的逻辑电路称为全加器。Ai、Bi：加数，Ci-1：低位来的进位，Si：本位的和，Ci：向高位的进位。第6页，共90页，编辑于2022年，星期一全加器的逻辑图和逻辑符号全加器的逻辑图和逻辑符号第7页，共90页，编辑于2022年，星期一 用与门和或门实现用与门
4、和或门实现第8页，共90页，编辑于2022年，星期一 用与或非门实现用与或非门实现先求Si和Ci。为此，合并值为0的最小项。再取反，得：第9页，共90页，编辑于2022年，星期一第10页，共90页，编辑于2022年，星期一实现多位二进制数相加的电路称为加法器。1、串行进位加法器、串行进位加法器5.1.2 加法器加法器构成构成构成构成：把n位全加器串联起来，低位全加器的进位输出连接到相邻的高位全加器的进位输入。特点特点特点特点：进位信号是由低位向高位逐级传递的，速度不高。第11页，共90页，编辑于2022年，星期一2、并行进位加法器（超前进位加法器）、并行进位加法器（超前进位加法器）进位生成项进
5、位生成项进位传递条件进位传递条件进位表达式进位表达式和表达式和表达式4位超前进位加法位超前进位加法器递推公式器递推公式第12页，共90页，编辑于2022年，星期一超前进位发生器超前进位发生器超前进位发生器超前进位发生器第13页，共90页，编辑于2022年，星期一加法器的级连加法器的级连集集成成二二进进制制4位位超超前前进进位位加加法法器器第14页，共90页，编辑于2022年，星期一5.1.3 加法器的应用加法器的应用1、8421 BCD码转换为余码转换为余3码码BCD码码+0011=余余3码码2、二进制并行加法、二进制并行加法/减法器减法器C0-10时，时，B 0=B，电路，电路执行执行A+B
6、运算；当运算；当C0-11时，时，B 1=B，电路执行，电路执行AB=A+B运算。运算。第15页，共90页，编辑于2022年，星期一3、二、二-十进制加法器十进制加法器修正条件修正条件第16页，共90页，编辑于2022年，星期一5.2 5.2 数值比较器数值比较器数值比较器数值比较器第17页，共90页，编辑于2022年，星期一用来完成两个二进制数的大小比较的逻辑电路称为数值比较器，简称比较器。5.2.1 1位数值比较器位数值比较器设AB时L11；AB时L21；AB时L31。得1位数值比较器的真值表。第18页，共90页，编辑于2022年，星期一逻逻辑辑表表达达式式逻逻辑辑图图第19页，共90页，
7、编辑于2022年，星期一5.2.2 4位数值比较器位数值比较器第20页，共90页，编辑于2022年，星期一真值表中的输入变量包括A3与B3、A2与B2、A1与B1、A0与B0和A与B的比较结果，AB、AB、AB必须预先预置为0，最低4位的级联输入端AB和A=B 必须预先预置为0、1。第24页，共90页，编辑于2022年，星期一并联扩展并联扩展第25页，共90页，编辑于2022年，星期一5.3 5.3 编码器编码器编码器编码器第26页，共90页，编辑于2022年，星期一实现编码操作的电路称为编码器。5.3.1 二进制编码器二进制编码器1、3位二进制编码器位二进制编码器输输入入8个个互互斥斥的的信
8、信号号输输出出3位位二二进进制制代代码码真真值值表表第27页，共90页，编辑于2022年，星期一逻逻辑辑表表达达式式逻辑图逻辑图第28页，共90页，编辑于2022年，星期一2、3位二进制优先编码器位二进制优先编码器在优先编码器中优先级别高的信号排斥级别低的，即具有单方面排斥的特性。设I7的优先级别最高，I6次之，依此类推，I0最低。真真值值表表第29页，共90页，编辑于2022年，星期一逻辑表达式逻辑表达式第30页，共90页，编辑于2022年，星期一逻辑图逻辑图8线线-3线线优优先先编编码码器器如果要求输出、输入均为反变量，则只要在图中的每一个输出端和输入端都加上反相器就可以了。第31页，共9
9、0页，编辑于2022年，星期一3、集成、集成3位二进制优先编码器位二进制优先编码器ST为使能输入端，低电平有效。YS为使能输出端，通常接至低位芯片的端。YS和ST配合可以实现多级编码器之间的优先级别的控制。YEX为扩展输出端，是控制标志。YEX 0表示是编码输出；YEX 1表示不是编码输出。集成集成3 3位二进制优先编码器位二进制优先编码器74LS14874LS148第32页，共90页，编辑于2022年，星期一集成集成3 3位二进制优先编码器位二进制优先编码器74LS14874LS148的真值表的真值表输输入入：逻辑：逻辑0(0(低电平）有效低电平）有效输输出出：逻辑：逻辑0(0(低电平）有效
10、低电平）有效第33页，共90页，编辑于2022年，星期一集成集成3 3位二进制优先编码器位二进制优先编码器74LS14874LS148的级联的级联16线线-4线优先编码器线优先编码器第34页，共90页，编辑于2022年，星期一5.3.2 二二-十进制编码器十进制编码器1、8421 BCD码编码器码编码器输输入入10个个互互斥斥的的数数码码输输出出4位位二二进进制制代代码码真真值值表表第35页，共90页，编辑于2022年，星期一逻辑表达式逻辑表达式逻辑图逻辑图第36页，共90页，编辑于2022年，星期一2、8421 BCD码优先编码器码优先编码器真值表真值表第37页，共90页，编辑于2022年，
11、星期一逻辑表达式逻辑表达式第38页，共90页，编辑于2022年，星期一逻辑图逻辑图第39页，共90页，编辑于2022年，星期一3、集成、集成10线线-4线优先编码器线优先编码器第40页，共90页，编辑于2022年，星期一5.4 译码器译码器第41页，共90页，编辑于2022年，星期一把代码状态的特定含义翻译出来的过程称为译码，实现译码操作的电路称为译码器。5.4.1 二进制译码器二进制译码器设二进制译码器的输入端为n个，则输出端为2n个，且对应于输入代码的每一种状态，2n个输出中只有一个为1（或为0），其余全为0（或为1）。二进制译码器可以译出输入变量的全部状态，故又称为变量译码器。第42页，
12、共90页，编辑于2022年，星期一1、3位二进制译码器位二进制译码器真值表真值表输输入入：3位二进制代码输位二进制代码输出出：8个互斥的信号个互斥的信号第43页，共90页，编辑于2022年，星期一逻辑表达式逻辑表达式逻辑图逻辑图电路特点电路特点：与门组成的阵列：与门组成的阵列第44页，共90页，编辑于2022年，星期一2、集成二进制译码器、集成二进制译码器74LS138A2、A1、A0为二进制译码输入端，为译码输出端（低电平有效），G1、为选通控制端。当G11、时，译码器处于工作状态；当G10、时，译码器处于禁止状态。第45页，共90页，编辑于2022年，星期一真值表真值表输输入入：自然二进制
13、码：自然二进制码输输出出：低电平有效：低电平有效第46页，共90页，编辑于2022年，星期一3、74LS138的级联的级联第47页，共90页，编辑于2022年，星期一二-十进制译码器的输入是十进制数的4位二进制编码（BCD码），分别用A3、A2、A1、A0表示；输出的是与10个十进制数字相对应的10个信号，用Y9Y0表示。由于二-十进制译码器有4根输入线，10根输出线，所以又称为4线-10线译码器。5.4.2 二二-十进制译码器十进制译码器1、8421 BCD码译码器码译码器把二-十进制代码翻译成10个十进制数字信号的电路，称为二-十进制译码器。第48页，共90页，编辑于2022年，星期一真值
14、表真值表第49页，共90页，编辑于2022年，星期一逻辑表达式逻辑表达式逻辑图逻辑图第50页，共90页，编辑于2022年，星期一将与门换成与非门，则输出为反变量，即为低电平有效。第51页，共90页，编辑于2022年，星期一、集成、集成8421 BCD码译码译码器码器74LS42第52页，共90页，编辑于2022年，星期一5.4.3 显示译码器显示译码器1、数码显示器、数码显示器用来驱动各种显示器件，从而将用二进制代码表示的数字、文字、符号翻译成人们习惯的形式直观地显示出来的电路，称为显示译码器。第53页，共90页，编辑于2022年，星期一第54页，共90页，编辑于2022年，星期一b=c=f=
15、g=1，a=d=e=0时时c=d=e=f=g=1，a=b=0时时共阴极共阴极第55页，共90页，编辑于2022年，星期一2、显示译码器、显示译码器真值表仅适用于共阴极真值表仅适用于共阴极LED真值表真值表第56页，共90页，编辑于2022年，星期一a的卡诺图的卡诺图第57页，共90页，编辑于2022年，星期一b的卡诺图的卡诺图c的卡诺图的卡诺图第58页，共90页，编辑于2022年，星期一d的卡诺图的卡诺图e的卡诺图的卡诺图第59页，共90页，编辑于2022年，星期一f的卡诺图的卡诺图g的卡诺图的卡诺图第60页，共90页，编辑于2022年，星期一逻辑表达式逻辑表达式第61页，共90页，编辑于20
16、22年，星期一逻辑图逻辑图第62页，共90页，编辑于2022年，星期一2、集成显示译码器、集成显示译码器74LS48引脚排列图引脚排列图第63页，共90页，编辑于2022年，星期一功功能能表表第64页，共90页，编辑于2022年，星期一辅助端功能辅助端功能第65页，共90页，编辑于2022年，星期一5.4.4 译码器的应用译码器的应用1、用二进制译码器实现逻辑函数、用二进制译码器实现逻辑函数画出用二进制译码器和与非门实现这些函数的接线图。画出用二进制译码器和与非门实现这些函数的接线图。写出函数的标准与或表达式，并变换为与非写出函数的标准与或表达式，并变换为与非-与非形式。与非形式。第66页，共
17、90页，编辑于2022年，星期一2、用二进制译码器实现码制变换、用二进制译码器实现码制变换十十进进制制码码8421码码第67页，共90页，编辑于2022年，星期一十十进进制制码码余余3码码第68页，共90页，编辑于2022年，星期一十十进进制制码码2421码码第69页，共90页，编辑于2022年，星期一3、数码显示电路的动态灭零、数码显示电路的动态灭零第70页，共90页，编辑于2022年，星期一5.5 5.5 数据选择器数据选择器数据选择器数据选择器第71页，共90页，编辑于2022年，星期一5.5.1 4选选1数据选择器数据选择器真值表真值表逻辑表达式逻辑表达式地地址址变变量量输输入入数数据
18、据由地址码决定从路输入中选择哪路输出。第72页，共90页，编辑于2022年，星期一逻辑图逻辑图第73页，共90页，编辑于2022年，星期一5.5.2 集成数据选择器集成数据选择器集成双集成双4选选1数据选择器数据选择器74LS153选通控制端选通控制端S为低电平有效，即为低电平有效，即S=0时芯片被选时芯片被选中，处于工作状态；中，处于工作状态；S=1时芯片被禁止，时芯片被禁止，Y0。第74页，共90页，编辑于2022年，星期一集成集成8选选1数据数据选择器选择器74LS151第75页，共90页，编辑于2022年，星期一74LS151的的真真值值表表第76页，共90页，编辑于2022年，星期一
19、数据选择器的扩展数据选择器的扩展第77页，共90页，编辑于2022年，星期一5.5.3 用数据选择器实现逻辑函数用数据选择器实现逻辑函数基本原理基本原理数据选择器的主要特点：（1）具有标准与或表达式的形式。即：（2）提供了地址变量的全部最小项。（3）一般情况下，Di可以当作一个变量处理。因为任何组合逻辑函数总可以用最小项之和的标准形式构成。所以，利用数据选择器的输入Di来选择地址变量组成的最小项mi，可以实现任何所需的组合逻辑函数。第78页，共90页，编辑于2022年，星期一基本步骤基本步骤确定数据选择器确定数据选择器确定地址变量确定地址变量 2 1 n个地址变量的数据选择器，不需要增加门电路
20、，最多可实现n1个变量的函数。3个变量，选用4选1数据选择器。A1=A、A0=B逻辑函数逻辑函数 1 选用选用74LS153 2 74LS153有两个地址变量。第79页，共90页，编辑于2022年，星期一求求Di 3 （1）公式法）公式法函数的标准与或表达式：4选1数据选择器输出信号的表达式：比较L和Y，得：3 第80页，共90页，编辑于2022年，星期一画连线图画连线图 4 4 第81页，共90页，编辑于2022年，星期一求求Di的的方法方法（2）真值表法）真值表法C=1时时L=1，故，故D0=CL=0，故，故D2=0L=1，故，故D3=1C=0时时L=1，故，故D1=C第82页，共90页，
21、编辑于2022年，星期一求求Di的的方法方法（3）图形法）图形法D0D1D3D2第83页，共90页，编辑于2022年，星期一用数据选择器实现函数：例例选用8选1数据选择器74LS151设A2=A、A1=B、A0=C求DiD0=DD2=1D6=1D4=DD1=DD3=0D7=0D5=1第84页，共90页，编辑于2022年，星期一画连线图第85页，共90页，编辑于2022年，星期一5.6 5.6 数据分配器数据分配器数据分配器数据分配器第86页，共90页，编辑于2022年，星期一5.6.1 1路路-4路数据分配器路数据分配器由地址码决定将输入数据送给哪路输出。真值表真值表逻辑表达式逻辑表达式地地址
22、址变变量量输输入入数数据据第87页，共90页，编辑于2022年，星期一逻辑图逻辑图第88页，共90页，编辑于2022年，星期一5.6.集成数据分配器及其应用集成数据分配器及其应用集成数据分配器集成数据分配器把二进制译码器的使能端作为数据输入端，二进制代码输入端作为地址码输入端，则带使能端的二进制译码器就是数据分配器。由由74LS138构成的构成的1路路-8路数据分配器路数据分配器数据输入端数据输入端G1=1G2A=0地址输入端地址输入端第89页，共90页，编辑于2022年，星期一数据分配器的应用数据分配器的应用数据分配器和数据选择器一起构成数据分时传送系统数据分配器和数据选择器一起构成数据分时传送系统第90页，共90页，编辑于2022年，星期一