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1、第二章计算机逻辑部件第1页，共74页，编辑于2022年，星期二22.1.1 2.1.1 三态电路三态电路 当当EN=0时，时，Y=A；当当EN=1时，输出与输入呈现高电阻隔离。时，输出与输入呈现高电阻隔离。D输入端输入端L输出端输出端EN使能端使能端第2页，共74页，编辑于2022年，星期二3三态门的用途第3页，共74页，编辑于2022年，星期二42.1.2 异或门及其应用1.可控数码原/反码输出2.算术和3.数码比较器4.奇偶检测电路第4页，共74页，编辑于2022年，星期二5数码比较器B3A3 B2A2 B1A1 B0A0Y1f=0当Ai=Bi,即每对A、B都相等时f=1当Ai Bi,即每
2、对A、B都不相等时第5页，共74页，编辑于2022年，星期二6奇偶校验电路第6页，共74页，编辑于2022年，星期二72.1.3加法器半加器的功能表和逻辑图不考虑进位输入时，两数码不考虑进位输入时，两数码Xn，Yn相加称为半加。相加称为半加。第7页，共74页，编辑于2022年，星期二8全加器电路针对针对DiDi位两数位两数AiAi与与BiBi相加，得一位结果相加，得一位结果SiSi及一位进位及一位进位CiCi即得逻辑代数表达式：即得逻辑代数表达式：Si=f(Ai,Bi,Ci)Ci+1=f(Ai,Bi,Ci)Si=f(Ai,Bi,Ci)Ci+1=f(Ai,Bi,Ci)电路设计过程：电路设计过程：
3、AiBiCiCi+1Fi0000111100110011010101010001011101101001Fi=Ai+Bi+CiCi+1=AiBi+AiCi+Bi Ci真值表布尔函数式第8页，共74页，编辑于2022年，星期二9全加器的功能表及逻辑图 第9页，共74页，编辑于2022年，星期二10位间进位是串行的，Fi的形成必须等Ci的到来图2.13 串行加法器第10页，共74页，编辑于2022年，星期二11u超前进位加法器对加法器的进位信号做快速处理加到第i位的进位输入信号是两个加数第i位以前各位（0 j-1）的函数，可在相加前由A,B两数确定。u对进位公式的分析(化简)Fn=Xn Yn Cn
4、Cn+1=Xn Yn Xn Cn Yn Cn =Xn Yn(Xn Yn)Cn第11页，共74页，编辑于2022年，星期二12u得出：得出：C C1 1=X=X0 0Y Y0 0+(X+(X0 0+Y+Y0 0)C)C0 0 C C2 2=X=X1 1Y Y1 1+(X+(X1 1+Y+Y1 1)X)X0 0Y Y0 0+(X+(X1 1+Y+Y1 1)(X)(X0 0+Y+Y0 0)C)C0 0 C C3 3=X=X2 2Y Y2 2+(X+(X2 2Y Y2 2)X)X1 1Y Y1 1 +(X+(X2 2Y Y2 2)(X)(X1 1+Y+Y1 1)X)X0 0Y Y0 0 +(X +(X
5、2 2Y Y2 2)(X)(X1 1+Y+Y1 1)(X)(X0 0+Y+Y0 0)C)C0 0第12页，共74页，编辑于2022年，星期二13uPi和Gi函数Pi=Xi+YiGi=XiYiP：Carry Propagate functionG：Carry Generate Function第13页，共74页，编辑于2022年，星期二14uPi的逻辑含义：当Pi=1时，如果低位有进位，本位将产生进位，即当Pi=1时，低位传送过来的进位能越过本位而向更高位传送。Pi 称为传送进位或条件进位uGi的逻辑含义：若本位两个输入均为1，必产生进位，与低位进位无关，又称本地进位。第14页，共74页，编辑于
6、2022年，星期二15u得到进位产生公式Ci+1=Gi+Pi Ciu代入公式得：C1=G0+P0 C0C2=G1+P1 G0+P1 P0 C0C3=G2+P2 G1+P2 P1 G0+P2 P1 P0 C0C4=G3+P3 G2+P3 P2 G1+P3 P2 P1 G0 +P3 P2 P1 P0 C0第15页，共74页，编辑于2022年，星期二16u变换得 Ci+1=Gi+Pi Ci=GiPi+GiCiC1=P0+G0C0C2=P1+G1P0+G1G0C0C3=P2+G2 P1+G2G1P0+G2G1G0C0C4=P3+G3P2+G3G2P1+G3G2G1P0+G3G2G1G0C0第16页，共
7、74页，编辑于2022年，星期二2010年9月17u根据上式可画得根据上式可画得“超前进位产生电路超前进位产生电路”及四位超及四位超前进位加法器的逻辑图如图前进位加法器的逻辑图如图2.82.8。第17页，共74页，编辑于2022年，星期二18uALU:是一种功能较强的组合逻辑电路，可以进行多种算术运算和逻辑运算，基本逻辑结构是超前进位加法器，通过改变加法器的Qi和Pi来获得多种运算能力。u下面通过介绍SN74181型四位ALU中规模集成电路了介绍ALU的原理2.1.4 ALU第18页，共74页，编辑于2022年，星期二2010年9月1921156273842325272426282922第19
8、页，共74页，编辑于2022年，星期二20输入输入/输出信号说明：输出信号说明：A A0 0A A3 3、B B0 0B B3 3：参加运算的两个数参加运算的两个数S S0 0S S3 3 ：选择控制端选择控制端-选择不同的算术和逻辑运选择不同的算术和逻辑运算算M M：状态控制端，为高电平执行逻辑运算；为低电平状态控制端，为高电平执行逻辑运算；为低电平执行算术运算执行算术运算C Cn n ：ALUALU的最低进位位的最低进位位F F0 0F F3 3：ALUALU的运算结果的运算结果C Cn+4n+4 ：ALUALU最高位产生的进位最高位产生的进位G G、P P：ALUALU的进位产生与传递的
9、进位产生与传递第20页，共74页，编辑于2022年，星期二2010年9月21第21页，共74页，编辑于2022年，星期二22例：当M=L、Cn=1、S3S2S1S0=1001时，ALU完成什么功能？解：Pi=？Gi=？Fi=？Xi=？Yi=？结论：当M=L、Cn=1、S3S2S1S0=1001时，ALU完成的功能是：F=A加B第22页，共74页，编辑于2022年，星期二23（2）MHG13G16输出均为1，位间不发生关系。F0F3为：F0 F1 F2 F3X0 Y0 X1 Y1 X2 Y2 X3 X3 ALUALU是以是以X Xi i、Y Yi i 为输入的异或非门为输入的异或非门。第23页，
10、共74页，编辑于2022年，星期二24u用四片74181电路可组成16位ALU。如下图片内进位是快速的，但片间进位是逐片传递的，因此总的形成时间还是是比较长的。u如果把16位ALU中的每四位作为一组，用类似位间快速进位的方法来实现16位ALU（四片ALU组成），那么就能得到16位快速ALU。推导过程如下：第24页，共74页，编辑于2022年，星期二25C16 C12 C8 C4分析：组内并行、组间并行分析：组内并行、组间并行 设设1616位加法器，位加法器，4 4位一组，分为位一组，分为4 4组：组：4位位4位位4位位4位位 第第4组组 第第3组组 第第2组组 第第1组组C16 C13 C12
11、 C9 C8 C5 C4 C1C0第25页，共74页，编辑于2022年，星期二26 1 1）第）第1 1组进位逻辑式组进位逻辑式组内：组内：C1=G1+P1C0 C2=G2+P2G1+P2P1C0 C3=G3+P3G2+P3P2G1+P3P2P1C0组间：组间：C4=G4+P4G3+P4P3G2+P4P3P2G1 +P4P3P2P1C0GIPI所以所以 C CI I=G=GI I+P+PI IC C0 0组间进位传递函数组间进位产生函数第26页，共74页，编辑于2022年，星期二27 2 2）第）第2 2组进位逻辑式组进位逻辑式组内：组内：C5=G5+P5CIC6=G6+P6G5+P6P5CI
12、C7=G7+P7G6+P7P6G5+P7P6P5CI组间：组间：C8=G8+P8G7+P8P7G6+P8P7P6G5+P8P7P6P5CIGP所以所以 C C=G=G+P+PC CI I第27页，共74页，编辑于2022年，星期二2010年9月28 3 3）第）第3 3组进位逻辑式组进位逻辑式组内：组内：C9=G9+P9CC10=G10+P10G9+P10P9CC11=G11+P11G10+P11P10G9+P11P10P9C组间：组间：C12=G12+P12G11+P12P11G10+P12P11P10G9+P12P11P10P9CGP所以所以 C C=G=G+P+P C C第28页，共74
13、页，编辑于2022年，星期二2010年9月29 4 4）第）第4 4组进位逻辑式组进位逻辑式组内：组内：C13=G13+P13CC14=G14+P14G13+P14P13CC15=G15+P15G14+P15P14G13+P15P14P13C 组间：组间：C16=G16+P16G15+P16P15G14+P16P15P14G13+P16P15P14P13CGP所以 C=G+PC 第29页，共74页，编辑于2022年，星期二2010年9月305 5）各组间进位逻辑）各组间进位逻辑CI=GI+PIC0C=G+PCIC=G+PCC=G+PC=G+PGI+PPIC0 =G+PG+PPGI+PPPIC0
14、 =G+PG+PPG+PPPGI+PPPPIC0 第30页，共74页，编辑于2022年，星期二2010年9月31图2.17 和74181型ALU连用的超前进位产生电路第31页，共74页，编辑于2022年，星期二2010年9月32CoCCoC6 6）结构示意）结构示意组间进位链组间进位链A8.A5 B8.B5A4.A1 B4.B1A12.A9 B12.B9A16.A13 B16.B13G P G P G P GI PI C3 1C15 13 C11 9 C7 5 C C CI A8.A5 B8.B5A4.A1 B4.B1A12.A9 B12.B9A16.A13 B16.B13G P G P G
15、P GI PI C3 1 C C CI C15 13 C11 9 C7 5 41161312985第32页，共74页，编辑于2022年，星期二2010年9月3374181:74181:实现算术逻辑运算及实现算术逻辑运算及组内并行组内并行。7418274182：接收了组间的辅助函数后，产生组间：接收了组间的辅助函数后，产生组间 的并行进位信号的并行进位信号C CIIIIII 、C CIIII 、C CI I，分，分 别将其送到各小组的加法器上别将其送到各小组的加法器上一个一个1616位的位的ALUALU部件，要实现组内并行，组间并行运算。部件，要实现组内并行，组间并行运算。所需器件为：所需器件为
16、：7418174181芯片四块，芯片四块，7418274182一块。一块。GIIIPIIIGIIPIIGIPIGIVPIV 7418274181741817418174181CIIICIICIC0CIV第33页，共74页，编辑于2022年，星期二2010年9月34u用两个16位全先行进位部件（74182）和八个74181可级连组成的32位ALU电路u用四个16位全先行进位部件（74182）和十六个74181可级连组成的64位ALU电路第34页，共74页，编辑于2022年，星期二2010年9月352.1.5 译码器u译码：把某组编码翻译为唯一的输出，实际应用中要用到的有地址译码器和指令译码器。u
17、译码器：有24译码器、38译码器（8选1译码器）和416译码器（即16选1译码器）等多种。u 书中介绍的是24译码器的组成及应用第35页，共74页，编辑于2022年，星期二2010年9月36图2.13 二输入四输出译码器第36页，共74页，编辑于2022年，星期二2010年9月37u例如：38译码器，即8选1译码器的输入信号有三个：C、B、A（A为低位），三位二进制数可组成8个不同数字，因此可分别选中输出Y0 到Y7的某一个输出故称为 8选1译码器。在资料手册中的型号为74138。第37页，共74页，编辑于2022年，星期二2010年9月38u下图分别为译码器引脚图和输入输出真值表其中：G1、
18、G2A、G2B为芯片选择端，G1高电平有效，而G2A、G2B为低电平有效。第38页，共74页，编辑于2022年，星期二2010年9月39Y0Y1Y2Y3Y4Y5Y6Y7G1G2AG2BCBA74LS138输入输出CBAY7Y6Y5Y4Y3Y2Y1Y00000111100110011010101011111111011111101111110111111011111101111110111111011111101111111第39页，共74页，编辑于2022年，星期二2010年9月40图2.14 两块三输入变量译码器扩展成四输入译码器 第40页，共74页，编辑于2022年，星期二2010年9月4
19、12.1.6 数据选择器u逻辑功能是在地址选择信号的控制下，从多路数据中选择一路数据作为输出信号。又称多路开关或多路选择器。以四选一选择器为例：FD0D1D2D3A1A0地址A1A0输出F00D001D110D211D3第41页，共74页，编辑于2022年，星期二2010年9月42图2.21 双四通道选一数据选择器第42页，共74页，编辑于2022年，星期二2010年9月43第43页，共74页，编辑于2022年，星期二2010年9月442.2 时序逻辑电路如果逻辑电路的输出状态不但和当时的输入状态有关，而且还与电路在此以前的输入状态有关，称这种电路为时序逻辑电路。时序电路内必须要有能存储信息的
20、记忆元件触发器。触发器是构成时序电路的基础。第44页，共74页，编辑于2022年，星期二2010年9月452.5.1 触发器触发器种类很多。按时钟控制方式来分，有电位触发、边沿触发、主从触发等方式。按功能分类，有R-S型、D型、J-K型等功能。同一功能触发器可以由不同触发方式来实现。以触发方式为线索，介绍几种常用的触发器。第45页，共74页，编辑于2022年，星期二2010年9月461.电位触发方式触发器当触发器的同步控制信号E为约定“1”或“0”电平时，触发器接收输入数据，此时输入数据D的任何变化都会在输出Q端得到反映；当E为非约定电平时，触发器状态保持不变。鉴于它接收信息的条件是E出现约定
21、的逻辑电平，故称它为电位触发方式触发器，简称电位触发器。第46页，共74页，编辑于2022年，星期二2010年9月47图2.23 锁存器第47页，共74页，编辑于2022年，星期二2010年9月482.边沿触发方式触发器触发器接收的是时钟脉冲CP的某一约定跳变(正跳变或负跳变)来到时的输入数据。在CP=1及CP=0期间以及CP非约定跳变到来时，触发器不接收数据。常用的正边沿触发器是D触发器第48页，共74页，编辑于2022年，星期二2010年9月49图2.24 D触发器第49页，共74页，编辑于2022年，星期二2010年9月50工作过程：工作过程：u1）CP=0时G3G4封锁封锁：Q3=Q4
22、=1状态不变。状态不变。反馈信息打开反馈信息打开G5G6 接收接收D。2）CP由由0 变变1时，时，触发器接受数据。触发器接受数据。G3G4打开打开 Q3=Q5=D、Q4=Q6=D。则则Q=Q4=D3）触发器接受数据后，）触发器接受数据后，在在CP=1时输入信号被封锁。时输入信号被封锁。如如 Q3=0（Q=0）封锁封锁G5、Da 线线置置0维持线、置维持线、置1 阻塞线。阻塞线。如如Q4=0（Q=1）封锁封锁G6、G3、Db置1维持线，维持线，c置置0阻塞线。阻塞线。CP正跳沿前接收输入信号、正跳沿触发、正跳沿后被封锁。正跳沿前接收输入信号、正跳沿触发、正跳沿后被封锁。边沿触发器：边沿触发器：
23、abcQ5=D ,Q6=Q5=D输入信号输入信号触发器翻转触发器翻转第50页，共74页，编辑于2022年，星期二2010年9月51比较电位触发器在E=1期间来到的数据会立刻被接收。但对于正沿触发器，在CP=1期间来到的数据，必须“延迟”到该CP=1过后的下一个CP正沿来到时才被接收。因此边沿触发器又称延迟型触发器。边沿触发器在CP正跳变(对正边沿触发器)以外期间出现在D端的数据变化和干扰不会被接收，因此有很强的抗数据端干扰的能力而被广泛应用，它除用来组成寄存器外，还可用来组成计数器和移位寄存器等。至于电位触发器，只要E为约定电平，数据来到后就可立即被接收，它不需像边沿触发器那样保持到约定控制信
24、号跳变来到才被接收。第51页，共74页，编辑于2022年，星期二2010年9月523.主-从触发方式触发器(简称主-从触发器)主-从触发器基本上是由两个电位触发器级联而成的，接收输入数据的是主触发器，接收主触发器输出的是从触发器，主、从触发器的同步控制信号是互补的(CP和CP)。在CP=1期间主触发器接收数据；在CP负跳变来到时，从触发器接收主触发器最终的状态。主从触发器由于有计数功能，常用于组成计数器。第52页，共74页，编辑于2022年，星期二2010年9月53图2.25 主-从J-K触发器图 第53页，共74页，编辑于2022年，星期二2010年9月54u寄存器 计算机中常用部件，用于暂
25、存二进制信息。寄存器可由多个触发器组成。每个触发器存 1Bit，N个触发器储存N位二进制数据。下图为由4个D触发器组成的四位缓冲寄存器。2.2.2 寄存器和移位寄存器第54页，共74页，编辑于2022年，星期二2010年9月55图2.28 四D寄存器第55页，共74页，编辑于2022年，星期二2010年9月56移位寄存器u移位寄存器不仅具有存储数据的功能，而且还具有移位功能。所谓移位功能就是将移位寄存器中所存的数据，在移位脉冲信号的作用下，按要求逐次向左、右方进行移动u从信号输入上分有串行输入和并行输入u下面以串行输入并行右移位寄存器为例进行说明:(p40图2.29为并行输入移位寄存器）第56
26、页，共74页，编辑于2022年，星期二2010年9月57串行输入信串行输入信号号D DININX1X2X3X4移位脉冲移位脉冲CLKCLKD1Q1F1CLKD2Q2F2CLKD3Q3F3CLKD4Q4F4CLKDINCLKX1X2X3X41011010110101110110串行输入并行输串行输入并行输出右移位寄存器出右移位寄存器波形图波形图第57页，共74页，编辑于2022年，星期二2010年9月58图2.29 并行输入数据的四位移位寄存器第58页，共74页，编辑于2022年，星期二2010年9月59计数器按时钟作用方式来分，有同步计数器和异步计数器两大类。在异步计数器中，由于高位触发器的时
27、钟信号是由低一位触发器的输出来提供的，但是结构简单。同步计数器中各触发器的时钟信号是由同一脉冲来提供的，因此，各触发器是同时翻转的，它的工作频率比异步计数器高，但结构较复杂。计数器按计数顺序来分，有二进制、十进制两大类。2.2.3 计数器计数器 (counter)(counter)第59页，共74页，编辑于2022年，星期二2010年9月60行波计数器：在行波计数器：在CLKCLK的驱动下，将存储的数据自动加的驱动下，将存储的数据自动加1 1计数原理：计数原理：CLKCLEARJ0Q0Q0CLRK0J1Q1Q1CLRK1J2Q2Q2CLRK2J3Q3Q3CLRK3Q0Q1Q2Q30 0 0 0
28、 CLEAR=1 Q=0 0 0 0 0 CLEAR=1 Q=0 0 0 0 1 0 0 0 1 第一个下降沿第一个下降沿 Q=1Q=10 0 1 0 0 0 1 0 第二个下降沿第二个下降沿 Q=2Q=20 0 1 1 0 0 1 1 第三个下降沿第三个下降沿 Q=3Q=30 1 0 0 0 1 0 0 第四个下降沿第四个下降沿 Q=4Q=40 1 0 1 0 1 0 1 第五个下降沿第五个下降沿 Q=5Q=5CLK=第60页，共74页，编辑于2022年，星期二2010年9月61图2.30是用主-从J-K触发器构成的同步十进制集成化计数器。同步计数器是采用快速进位方式来计数的，触发器及实现快
29、速进位的逻辑电路是它的核心。各触发器J，K表达式为JA=KA=1JB=KB=QA QDJC=KC=QAQBJD=KD=QAQBQC+QAQD图2.30中门13就是按上式设计的快速进位部分。第61页，共74页，编辑于2022年，星期二2010年9月62图2.23 十进制同步计数器第62页，共74页，编辑于2022年，星期二2010年9月63“预置数”是集成化同步计数器的一个重要功能。设置控制端L，用来选择电路是执行计数还是执行预置数：当L=1，执行同步计数；L=0，执行预置数。由于J-K触发器数据输入是双端的，所以要将单端的预置数AD经两级“与非”门变成互补信号，再加在J，K端。图2.30所示与
30、非门411就是为此目的而设置的。当L=1时，这些与非门被封锁，快速进位电路输出经或门1215进入触发器，电路执行计数；当L=0，门411打开，快速进位被封锁，电路执行置数。第63页，共74页，编辑于2022年，星期二2010年9月64能够方便地扩展位数是集成化计数器的一个特点。计数器扩展应满足以下条件。首先，要有标志计数器已计至最大数的进位输出端RC，对二进制、十进制计数器，RC分别为：二进制计数器：RC=QAQBQCQD十进制计数器：RC=QAQD其次，计数器应有保持功能。图2.30计数器中设置了“计数允许”端P和T，用来控制计数器快速进位电路和RC形成门。有了RC，P，T端，就可以方便地对
31、计数器进行扩展。图2.31给出了扩展十进制计数器的方法。第64页，共74页，编辑于2022年，星期二2010年9月65图2.31同步计数器的扩展方法第65页，共74页，编辑于2022年，星期二2010年9月662.3 2.3 阵列逻辑电路阵列逻辑电路 阵列逻辑电路近年来得到了迅速的发展。阵列逻辑电路近年来得到了迅速的发展。“阵列阵列”是指逻辑元件在硅芯片上以阵是指逻辑元件在硅芯片上以阵列形式排列列形式排列，这种电路具有设计方便、芯片面积小、产品成品率高、用户自编程、减这种电路具有设计方便、芯片面积小、产品成品率高、用户自编程、减少系统的硬件规模等优点少系统的硬件规模等优点。常见的阵列逻辑电路有
32、：常见的阵列逻辑电路有：读写存储器读写存储器(random access memory(random access memory，简称，简称RAM)RAM)只读存储器只读存储器(read only memory(read only memory，简称，简称ROM)ROM)可编程序逻辑阵列可编程序逻辑阵列(programmable logic array(programmable logic array，简称，简称PLA)PLA)可编程序阵列逻辑可编程序阵列逻辑(programmable array logic(programmable array logic，简称，简称PAL)PAL)通用阵列
33、逻辑通用阵列逻辑(general array logic(general array logic，简称，简称GAL)GAL)门阵列门阵列(gate array(gate array，简称，简称GA)GA)宏单元阵列宏单元阵列(macrocell array(macrocell array，简称，简称MA)MA)可编程门阵列可编程门阵列(programmable gate array(programmable gate array，简称，简称PGA)PGA)一般把除读写存储器的阵列逻辑电路统称为可编程序逻辑器件一般把除读写存储器的阵列逻辑电路统称为可编程序逻辑器件(programmable(pr
34、ogrammable logic deviceslogic devices，简称，简称PLD)PLD)。第66页，共74页，编辑于2022年，星期二2010年9月672.3.1 只读存储器（ROM）存储器中存放信息的单元是存储单元，它是由若干个二进制信息组成的，叫做“字”，每个二进制信息称为“位”。为了寻找存入存储器中的字，给每个字以编号，称为地址码，简称地址。ROM主要由地址译码器和存储单元体组成(图2.32)。第67页，共74页，编辑于2022年，星期二2010年9月68图2.32 ROM的结构 第68页，共74页，编辑于2022年，星期二2010年9月69 熔丝型熔丝型8*4ROM8*4
35、ROM原理图：原理图：第69页，共74页，编辑于2022年，星期二2010年9月70 ROMROM结构的另一种表示形式：结构的另一种表示形式：第70页，共74页，编辑于2022年，星期二2010年9月71ROM的形式也有多种。一种是熔丝型ROM，ROM制造厂提供的产品保留了或阵列的全部熔丝，由使用者写入信息，随后存储内容就不能更改了，这类ROM称为可编程序只读存储器，简称PROM。另一类ROM是信息写入后，可用紫外线照射或用电方法擦除，然后再允许写入新的内容，称前一种ROM为可改写ROM，简称EPROM，称后者为电可改写ROM，简称EEPROM。还有一类ROM的存储信息是在制造过程中形成的，集成电路制造厂根据用户事先提供的存储内容来设计光刻掩模板，用制造或不制造存储元件的方法来存储信息，这类ROM称为“掩模型只读存储器”，简称MROM。第71页，共74页，编辑于2022年，星期二2010年9月72u作业：1、写出P33图2.17中G的逻辑函数2、根据图2.18画出32位快速ALU3、P66第2.2题4、P66第2.3题5、P66第2.6题第72页，共74页，编辑于2022年，星期二2010年9月73硬件参数uCPUIntel uMEM第73页，共74页，编辑于2022年，星期二2010年9月74第74页，共74页，编辑于2022年，星期二