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1、第九章半导体1第1页，共53页，编辑于2022年，星期二第第9章章 时序电路（触发器）时序电路（触发器）第2页，共53页，编辑于2022年，星期二内容提要n引言n锁存器 静态锁存器 动态锁存器n寄存器n施密特触发器第3页，共53页，编辑于2022年，星期二组合逻辑组合逻辑OutputsInputs一、引一、引 言言输出直接与输入的某种逻辑组合相关输出直接与输入的某种逻辑组合相关逻辑电路逻辑电路OutputsInputs输出不仅与当前输入，而且与前一个输出相关输出不仅与当前输入，而且与前一个输出相关存储元件存储元件第4页，共53页，编辑于2022年，星期二对组合逻辑电路组合逻辑组合逻辑对时序逻辑
2、电路时序逻辑时序逻辑保持保持保持保持无条件反映输入信号的变化无条件反映输入信号的变化无条件反映输入信号的变化无条件反映输入信号的变化有条件反映输入信号的变化有条件反映输入信号的变化有条件反映输入信号的变化有条件反映输入信号的变化第5页，共53页，编辑于2022年，星期二逻辑运算逻辑运算OutputsInputs数据保持电路数据保持电路时序逻辑电路的构成时序逻辑电路的构成数据保持电路实现数据保持电路实现逻辑逻辑运算运算Inputs数据保持电数据保持电路路ClkOutput第6页，共53页，编辑于2022年，星期二0110011数据保持机理数据保持机理静态保持静态保持动态保持动态保持11第7页，共
3、53页，编辑于2022年，星期二时序逻辑电路的基本单元时序逻辑电路的基本单元q锁存器锁存器当时钟信号为高（或低）时传输数当时钟信号为高（或低）时传输数据。其他时间保持数据据。其他时间保持数据 DClkQDClkQn寄存器寄存器时钟上升沿或下降沿到来时钟上升沿或下降沿到来时传输数据。其他情况保时传输数据。其他情况保持数据持数据ClkClkDDQQ第8页，共53页，编辑于2022年，星期二电平灵敏电平灵敏（Level Sensitive）,不是边沿触发不是边沿触发可以是正电平灵敏或负电平灵敏，当时钟为高电平（或低电平）可以是正电平灵敏或负电平灵敏，当时钟为高电平（或低电平）时，输入的任何变化经过一
4、段延迟就会反映在输出端上时，输入的任何变化经过一段延迟就会反映在输出端上二、锁存器（二、锁存器（LatchLatch）第9页，共53页，编辑于2022年，星期二第10页，共53页，编辑于2022年，星期二1.静态锁存器静态锁存器基于或非门的基于或非门的SR（set-reset）锁存器）锁存器(1)SR锁存器锁存器第11页，共53页，编辑于2022年，星期二npnRpnpnSp基于或非门的基于或非门的SR（set-reset）锁存器）锁存器版图见版图见P156QQ第12页，共53页，编辑于2022年，星期二基于与非门的基于与非门的SR（set-reset）锁存器）锁存器SRQQ001110100
5、10111QQ第13页，共53页，编辑于2022年，星期二带时钟控制的带时钟控制的SR（set-reset）锁存器）锁存器SRQQCKSRQQCKCK1时时SR锁存器工作，锁存器工作，CK0时输出维持时输出维持电路图见电路图见P158图图8.38第14页，共53页，编辑于2022年，星期二(2)D锁存器锁存器QQCKDQDCKQQ0Q11100011DCKQQCK1时时D锁存器传输数据，锁存器传输数据，CK0时输出维持时输出维持第15页，共53页，编辑于2022年，星期二2.动态锁存器动态锁存器C1C2DQCLKC1C2CLKCLKDQC1C2CLKCLKDQQ（1）简单的动态锁存器）简单的动
6、态锁存器第16页，共53页，编辑于2022年，星期二（2）半静态锁存器）半静态锁存器QQQQ在动态锁存中引入静态锁存在动态锁存中引入静态锁存DCLKCLKQ弱反相器实现（强制写入）弱反相器实现（强制写入）（控制门可仅用（控制门可仅用NMOS实现）实现）第17页，共53页，编辑于2022年，星期二DCLKCLKQ基于传输门基于传输门MUX的的Latch(见书见书P160)（1）尺寸设计容易）尺寸设计容易（2）晶体管数目多（时钟负载因而功）晶体管数目多（时钟负载因而功耗大）耗大）Q第18页，共53页，编辑于2022年，星期二基于MUX的 Latches负电平锁存器负电平锁存器(当当 CLK=0时透
7、明传输时透明传输)正负电平锁存器正负电平锁存器(当当 CLK=1时透明传输时透明传输)CLK10DQ0CLK1DQ第19页，共53页，编辑于2022年，星期二第20页，共53页，编辑于2022年，星期二第21页，共53页，编辑于2022年，星期二DClkQn寄存器（触发器）寄存器（触发器）在时钟的上升或下降沿锁存数据在时钟的上升或下降沿锁存数据 ClkDQ二、触发器（二、触发器（Flip FlopFlip Flop）/寄存器（寄存器（Register)第22页，共53页，编辑于2022年，星期二1.触发器的建立时间（触发器的建立时间（setup time)、维持时间（、维持时间（hold ti
8、me)和延和延迟时间迟时间tC-QClkDQTsetupTsetup：在时钟沿到来在时钟沿到来之前数据输入端必须之前数据输入端必须保持稳定的时间保持稳定的时间ClkDQTholdThold：在时钟沿到来在时钟沿到来之后数据输入端必须之后数据输入端必须保持稳定的时间保持稳定的时间第23页，共53页，编辑于2022年，星期二ClkDQtC-Q延迟时间延迟时间tC-Q：时钟沿时钟沿与输出端之间的延迟与输出端之间的延迟（clock to Q）。）。第24页，共53页，编辑于2022年，星期二2.触发器电路：正负电平灵敏的两个触发器电路：正负电平灵敏的两个Latch构成主从（构成主从（Master-Sl
9、ave）边沿触发器）边沿触发器时钟为高电平时，主时钟为高电平时，主Latch 维持，维持，QM 值保持不变，输出值值保持不变，输出值Q 等于等于时钟上升沿前的输入时钟上升沿前的输入D 的值，效果等同于的值，效果等同于“正沿触发正沿触发”第25页，共53页，编辑于2022年，星期二QDclkQMI1I2I3I4I5I6T2T1T3T4MasterSlave!clkclkmaster transparentslave holdmaster holdslave transparent正负电平灵敏的两个正负电平灵敏的两个Latch构成主从（构成主从（Master-Slave）边沿触发器）边沿触发器第2
10、6页，共53页，编辑于2022年，星期二在时钟信号到来之前在时钟信号到来之前输入信号必须稳定的输入信号必须稳定的时间时间建立（建立（set-up)时间时间:tsetuptsetup-0.500.511.522.5300.20.40.60.81CLKDQM第27页，共53页，编辑于2022年，星期二传输门主从（传输门主从（传输门主从（传输门主从（Master-Slave Master-Slave Master-Slave Master-Slave）边沿触发寄存器的建立时间）边沿触发寄存器的建立时间）边沿触发寄存器的建立时间）边沿触发寄存器的建立时间tsutpd-I1tpd-T1tpd-I3tpd
11、-I2tsetup=3*tpd_inv+tpd_t第28页，共53页，编辑于2022年，星期二建立时间仿真建立时间仿真VoltsTime(ns)DclkQQMI2 outtsetup=0.21 ns动作正常！动作正常！第29页，共53页，编辑于2022年，星期二VoltsTime(ns)DclkQQMI2 outtsetup=0.20 ns数据传输失败！数据传输失败！建立时间仿真建立时间仿真第30页，共53页，编辑于2022年，星期二在时钟信号到来后，在时钟信号到来后，输入信号应该保持输入信号应该保持的时间的时间维持（维持（hold)时间时间:tholdtholdThold=0QM的值维持的值
12、维持D的值，的值，OKThold0只要只要QM的值维持的值维持D的值，的值，OK第31页，共53页，编辑于2022年，星期二在时钟信号到来之后，在时钟信号到来之后，输出信号发生变化所需输出信号发生变化所需时间时间传输延迟时间传输延迟时间:tc-qVoltstc-q(LH)tc-q(HL)第32页，共53页，编辑于2022年，星期二传输门主从（传输门主从（传输门主从（传输门主从（Master-Slave Master-Slave Master-Slave Master-Slave）边沿触发寄存器的传输延迟）边沿触发寄存器的传输延迟）边沿触发寄存器的传输延迟）边沿触发寄存器的传输延迟tc-qtpd
13、-T3tpd-I6tc-q=tpd_inv+tpd_t第33页，共53页，编辑于2022年，星期二3.时钟重叠问题CLKCLKAB(a)电路结构XDQCLKCLK!clkclk理想的时钟理想的时钟!clkclk非理想的时钟非理想的时钟时钟倾斜（时钟倾斜（skew)1-1 overlap 0-0 overlap第34页，共53页，编辑于2022年，星期二DclkX!clk!Q!clkQclkBAP1P2P3P4I1I2I3I4（1）当）当Clk 和和!Clk 同时为高时，同时为高时，A 点同时为点同时为D 和和B 点驱动，造点驱动，造成不定状态成不定状态（2）当）当Clk 和和!Clk 同时为高
14、一段较长时间时，同时为高一段较长时间时，D 可以直接穿通可以直接穿通经过主从触发器经过主从触发器（3）采用两相位不重迭时钟可以解决此问题，但时钟不重迭部分不）采用两相位不重迭时钟可以解决此问题，但时钟不重迭部分不能太长以免漏电时间过长引起出错能太长以免漏电时间过长引起出错第35页，共53页，编辑于2022年，星期二4.两相时钟Dclk1Xclk2!Qclk2Qclk1BAP1P2P3P4I1I2I3I4clk2clk1master transparentslave holdmaster holdslave transparent动态存储动态存储tnon_overlap第36页，共53页，编辑于
15、2022年，星期二两相时钟发生器clkclk1clk2ABclkBclk1clk2A第37页，共53页，编辑于2022年，星期二5.C2MOS RegisterClocked CMOS动态寄存器动态寄存器第38页，共53页，编辑于2022年，星期二对时钟重叠不敏感M1DQM4M200VDDXM5M8M6VDD(a)(0-0)overlapM3M1DQM21VDDXM71M5M6VDD(b)(1-1)overlap数据数据D（0）可以传递到）可以传递到X（1），），但不会传递到但不会传递到Q数据数据D（1）可以传递到）可以传递到X（0），），但不会传递到但不会传递到Q（但有维持时间要求）（但有维
16、持时间要求）!clkclk第39页，共53页，编辑于2022年，星期二DQClkClk第40页，共53页，编辑于2022年，星期二6.脉冲触发（脉冲触发（Pulsed)寄存器寄存器优点优点：晶体管数目少，时：晶体管数目少，时钟负载小钟负载小缺点缺点：设计验证复杂：设计验证复杂常用于高性能处理器中常用于高性能处理器中(TSPC)建立时间建立时间:0维持时间维持时间:脉冲宽度脉冲宽度延迟时间延迟时间:2INV第41页，共53页，编辑于2022年，星期二7.施密特触发器施密特触发器电压传输特性曲线电压传输特性曲线VTC类似于磁类似于磁滞回线滞回线对变化缓慢的输入信号输出信对变化缓慢的输入信号输出信号
17、能快速响应号能快速响应 第42页，共53页，编辑于2022年，星期二一般的反向器一般的反向器tvVM=VDD/2VinVoutVM第43页，共53页，编辑于2022年，星期二一般的反向器一般的反向器tvVM=VDD/2VinVoutVM输出信号从输出信号从高高到到低低翻转的逻辑阈值翻转的逻辑阈值输出信号从输出信号从低低到到高高翻转的逻辑阈值翻转的逻辑阈值第44页，共53页，编辑于2022年，星期二施密特触发器施密特触发器tvVMVinVoutVM+VMVM-VM+第45页，共53页，编辑于2022年，星期二tVINVM+VM-施密特触发器施密特触发器tVOUT第46页，共53页，编辑于2022
18、年，星期二施密特触发器可以有效抑制噪声施密特触发器可以有效抑制噪声第47页，共53页，编辑于2022年，星期二用施密特触发器可以抑制噪声第48页，共53页，编辑于2022年，星期二CMOS Schmitt Trigger反相器的阈值取决于反相器的阈值取决于P管管和和N管的尺寸之比。管的尺寸之比。Vout为为0时，相当于时，相当于M4与与M2并联，为并联，为1时，相当于时，相当于M3与与M1并联，从而相当并联，从而相当于改变了两管尺寸之比。于改变了两管尺寸之比。VinM2M1VDDXVoutM4M3第49页，共53页，编辑于2022年，星期二逻辑阈值与晶体管尺寸的关系1001010.80.911
19、.11.21.31.41.51.61.71.8MV (V)Wp/Wn0.25um晶体管晶体管VDD=2.5vPMOS大大NMOS大大第50页，共53页，编辑于2022年，星期二Schmitt Trigger VTC2.5VX(V)VM2VM1Vin(V)Voltage-transfer characteristics with hysteresis.The effect of varying the ratio of thePMOS deviceM4.The width isk*0.5 m.m2.01.51.00.50.00.00.51.01.52.02.52.5Vx(V)k=2k=3k=4k=1Vin(V)2.01.51.00.50.00.00.51.01.52.02.5VXVinM2M1VDDXVoutM4M3010第51页，共53页，编辑于2022年，星期二CMOS Schmitt Trigger(2)第52页，共53页，编辑于2022年，星期二作业：作业：分析下面的电路工作原理，说明电路的作用分析下面的电路工作原理，说明电路的作用第53页，共53页，编辑于2022年，星期二