逻辑与计算机设计基础.doc

《逻辑与计算机设计基础.doc》由会员分享，可在线阅读，更多相关《逻辑与计算机设计基础.doc（82页珍藏版）》请在taowenge.com淘文阁网|工程机械CAD图纸|机械工程制图|CAD装配图下载|SolidWorks_CaTia_CAD_UG_PROE_设计图分享下载上搜索。

1、专 业： 信息安全 班 级： 学 号： 最好的沉淀 姓 名： 电 话： 2017 逻辑与计算机设计基础逻辑与计算机设计基础 实验报告实验报告 QQ 号 完成日期： 2017-5-15 与 与 与 与 与 与 与 与 与 与 与 与 与 与 与 与 与 与 与 与 I 华华 中中 科科 技技 大大 学学 课课 程程 实实 验验 报报 告告 目 录 1 1组合逻辑电路的设计组合逻辑电路的设计.1 1.1设计要求.1 1.2方案设计.2 1.3 思考题.8 1.4 心得体会.9 2 2同步时序逻辑电路的设计同步时序逻辑电路的设计.10 2.1设计要求.10 2.2方案设计.11 2.3 思考题.23

2、 2.4 心得体会.24 3运算器实验运算器实验.26 3.1设计要求.26 3.2方案设计.27 3.3实验步骤.33 3.4故障与调试.35 3.5测试与分析.36 4存储存储器器实验实验.39 4.1设计要求.39 4.2方案设计.40 4.3实验步骤.46 4.4故障与调试.48 4.5测试与分析.48 5CPU 实验实验.54 II 华华 中中 科科 技技 大大 学学 课课 程程 实实 验验 报报 告告 5.1设计要求.54 5.2方案设计.55 5.3实验步骤.67 5.4故障与调试.69 5.5测试与分析.70 6总结与心得总结与心得.73 6.1实验总结.73 6.2实验心得.

3、74 参考文献参考文献.76 0 华华 中中 科科 技技 大大 学学 课课 程程 实实 验验 报报 告告 1 华华 中中 科科 技技 大大 学学 课课 程程 实实 验验 报报 告告 1组合逻辑电路的设计 1.1 设计要求 1 1、一位全加、一位全加/ /全减法器的实现全减法器的实现 设计一个全加全减法器，电路有四个输入 M、A、B、和 Cin，两个输出 S 和 Co。 要求如下： （1）M=0 时，电路实现加法运算。输入端 A、B、和 Cin分别为被加数、加数和来 自低位的进位，输出 S 和 Co为本位和和向高位的进位； （2）M=1 时，电路实现减法运算。输入端 A、B、和 Cin分别为被减

4、数、减数和来 自低位的借位，输出 S 和 Co为本位差和向高位的借位。 2 2、舍入与奇偶检测电路的设计、舍入与奇偶检测电路的设计 设计一个舍入与奇偶检测电路，该电路输入为 8421 码，输出为 F1和 F2。要求如 下： F1为四舍五入的输出信号，F2为奇偶检测输出信号。当电路检测到输入的代码大 于或等于(5)10时，输出 F1=1，否则 F1=0；当输入代码中的 1 的个数为奇数时，输出 F2=1，否则 F2=0。 3 3、四路选择器的实现、四路选择器的实现 设计一个四路选择器（含有三态输出） ，电路有 7 个输入端： A1，A0，D0，D1，D2，D3，一个输出端 Y。要求如下：OE 为

5、使能控制端，A1，A0为数据选择控制端，D0，D1，D2，D3为数据输入端。OE 当时，电路不工作，输出为高阻状态；1OE 当时，电路工作，输出 Y 由 A1，A0决定，即：0OE 当 A1A0=00 时，Y= D0； 当 A1A0=01 时，Y= D1； 当 A1A0=10 时，Y= D2； 2 华华 中中 科科 技技 大大 学学 课课 程程 实实 验验 报报 告告 当 A1A0=11 时，Y= D3。 4、选用适当的逻辑电路与触发器，设计一个实验展示组合逻辑电路险像的电路，并 设计电路消除险像。 1.2 方案设计 1 1、一位全加、一位全加/ /全减法器的设计方案全减法器的设计方案 （A

6、A）建立给定问题的逻辑描述）建立给定问题的逻辑描述 MABCSC1 000000 000110 001010 001101 010010 010101 011001 011111 100000 100111 101011 101101 110010 110100 111000 111111 表表 1-11-1 一位全加一位全加/ /全减法器真值表全减法器真值表 3 华华 中中 科科 技技 大大 学学 课课 程程 实实 验验 报报 告告 （B B）求出逻辑函数的最简表达式）求出逻辑函数的最简表达式 S=A B C + A B C + A B C + A B C C1=B C + M A C +

7、M A B + M A C + M A B （C C）选择实验给定的逻辑门进行逻辑函数的变换）选择实验给定的逻辑门进行逻辑函数的变换 由于逻辑电路使用了与门，非门，或门，所以根据逻辑门变换得到的逻辑函数由于逻辑电路使用了与门，非门，或门，所以根据逻辑门变换得到的逻辑函数 为：为： S=A B C + A B C + A B C + A B C C1=B C + M A C + M A B + M A C + M A B （D D）给出）给出“logisim”“logisim”软件绘制的电路图（经过仿真验证基本正确）软件绘制的电路图（经过仿真验证基本正确） 图图 1-11-1 一位全加一位全加/

8、 /全减法器全减法器 2、舍入与奇偶检测电路的设计方案 （A A）建立给定问题的逻辑描述）建立给定问题的逻辑描述 4 华华 中中 科科 技技 大大 学学 课课 程程 实实 验验 报报 告告 A3A2A1A0F1F2 ER(二极 管) 0000000 0001010 0010010 0011000 0100010 0101100 0110100 0111110 1000100 1001110 1010001 1011001 1100001 1101001 1110001 1111001 表表 1-21-2 舍入与奇偶检测电路真值表舍入与奇偶检测电路真值表 （B B）求出逻辑函数的最简表达式）求出

9、逻辑函数的最简表达式 F1=A3 A2 A0 + A3 A2 A1 + A3 A2 A1 F2=A2 A1 A0 + A3 A2 A1 A0 + A3 A2 A1 A0 + A3 A2 A1 A0 ER=A3 A1 + A3 A2 （C C）选择实验给定的逻辑门进行逻辑函数的变换）选择实验给定的逻辑门进行逻辑函数的变换 由于逻辑电路使用了与门，非门，或门，所以根据逻辑门变换得到的逻辑函数由于逻辑电路使用了与门，非门，或门，所以根据逻辑门变换得到的逻辑函数 为：为： 5 华华 中中 科科 技技 大大 学学 课课 程程 实实 验验 报报 告告 F1=A3 A2 A0 + A3 A2 A1 + A3

10、 A2 A1 F2=A2 A1 A0 + A3 A2 A1 A0 + A3 A2 A1 A0 + A3 A2 A1 A0 ER=A3 A1 + A3 A2 （D D）给出）给出“logisim”“logisim”软件绘制的电路图（经过仿真验证基本正确）软件绘制的电路图（经过仿真验证基本正确） 图图 1-21-2 舍入与奇偶检测电路舍入与奇偶检测电路 3 3、四路选择器（含有三态输出）的设计方案、四路选择器（含有三态输出）的设计方案 （A A）建立给定问题的逻辑描述）建立给定问题的逻辑描述 OEA1A0D0D1D2D3Y 1ddddddx 000ddddD0 6 华华 中中 科科 技技 大大 学

11、学 课课 程程 实实 验验 报报 告告 001ddddD1 010ddddD2 011ddddD3 表表 1-31-3 四路选择器（含有三态输出）真值表四路选择器（含有三态输出）真值表 （B B）求出逻辑函数的最简表达式）求出逻辑函数的最简表达式 Y=OE x+ OE (A1 A0 D0 + A1 A0 D1 + A1 A0 D2 + A1 A0 D3) (其中 x 表示输出高阻抗) （C C）选择实验给定的逻辑门进行逻辑函数的变换）选择实验给定的逻辑门进行逻辑函数的变换 由于逻辑电路使用了与门，非门，或门，所以根据逻辑门变换得到的逻辑函数由于逻辑电路使用了与门，非门，或门，所以根据逻辑门变换

12、得到的逻辑函数 为：为： Y=OE x+ OE (A1 A0 D0 + A1 A0 D1 + A1 A0 D2 + A1 A0 D3) (其中 x 表示输出高阻抗) （D D）给出）给出“logisim”“logisim”软件绘制的电路图（经过仿真验证基本正确）软件绘制的电路图（经过仿真验证基本正确） 图图 1-3-11-3-1 四路选择器（含三态）子电路四路选择器（含三态）子电路 7 华华 中中 科科 技技 大大 学学 课课 程程 实实 验验 报报 告告 图图 1-3-21-3-2 四路选择器（含三态）主电路四路选择器（含三态）主电路 4 4、能再现与消除组合逻辑电路险像的设计方案、能再现与

13、消除组合逻辑电路险像的设计方案 (A)(A) 根据题目可以设置一个根据题目可以设置一个 0 0 型险象，其核心表达式为型险象，其核心表达式为 1=A+A;1=A+A; (B)(B) 由于由于 A A 与与AA 都是由输入都是由输入 A A 而变化得来，但是由而变化得来，但是由 A A 到到AA 要经过一个非门，所要经过一个非门，所 以相对于以相对于 A A 到到 A A 会存在一个逻辑非门的时延。会存在一个逻辑非门的时延。 (C)(C) 因为存在一个时延，所以当某次因为存在一个时延，所以当某次 A A 由低电平由低电平 0 0 变为高电平变为高电平 1 1 会在很短一段时会在很短一段时 间时间

14、内间时间内AA 的值没有变为的值没有变为 1 1 而是为而是为 0.0.所以此时所以此时 A+A=0,A+A=0,那么如果这个低电平能那么如果这个低电平能 够表现出来，则形成了够表现出来，则形成了 0 0 型险象型险象; ; (D)(D) 由于在或门输出的信号的连续的高电平在某处或门会突然输出低电平信号，由于在或门输出的信号的连续的高电平在某处或门会突然输出低电平信号， 所以，在由高电平变为低电平再变为高电平的过程中必会经过一个上升沿，所以所以，在由高电平变为低电平再变为高电平的过程中必会经过一个上升沿，所以 我们只需要通过一个上升沿控制的我们只需要通过一个上升沿控制的 D D 触发器就能获得

15、这个触发器就能获得这个 0 0 型险象的信号。型险象的信号。 (E)(E) 下图就是出现了下图就是出现了 0 0 型险象的电路图：型险象的电路图： 图图 1-4-11-4-1 具有且能显示具有且能显示 0 0 型险象的电路型险象的电路 8 华华 中中 科科 技技 大大 学学 课课 程程 实实 验验 报报 告告 由于这是一个上升沿控制的由于这是一个上升沿控制的 D D 型触发器，当改变输入型触发器，当改变输入 A A，如果，如果 D D 型触发器的次态型触发器的次态 由由 0 0 变为变为 1 1，那么就表明出现了，那么就表明出现了 0 0 型险象。型险象。 (F)(F) 消除消除 0 0 型险

16、象的方法为增加一个冗余电路（下图型险象的方法为增加一个冗余电路（下图 B B 就是增加的冗余项）就是增加的冗余项） ，使，使 得当或门的两个输入为得当或门的两个输入为 0 0 时，输出仍然为时，输出仍然为 1 1，所以我们只需要将两输入的或门变，所以我们只需要将两输入的或门变 为三输入的或门并且持续输入为为三输入的或门并且持续输入为 1 1 就可以了。就可以了。 图图 1-4-21-4-2 消除消除 0 0 型险象的电路型险象的电路 1.31.3 思考题思考题 1化简包含无关条件的逻辑函数时应注意什么？ 我认为化简包含无关项的逻辑函数最应该注意的一点就是不能为了结果表达式的简 单而随意使用无关

17、项，因为如果我们不谨慎使用无关项，那么结果表达式的某一种 或者某几种输入可能导致电路有错误的输出，当电路比较重要的时候，如果随意使 用无关项而不注意后果，甚至可能造成很大的损失，所以，化简包含无关项的逻辑 函数时应该最后验证最终结果表达式的输入不会造成错误的或者有危害性的输出。 2谈谈在实验过程中使用“logisim”的感受。 Logisim 给我最大的感受的就是功能很强大，通过这次实验，我更加深入的了解了 logisim。在编写电路的过程中 logisim 能给我非常大的帮助，而且 logisim 编出来 的电路布局很精美，充分展示了电路的美的特点 3你所设计的电路是否达到最简？为什么？ 我

18、认为我有的电路达到了最简，有的电路没有达到最简。因为有几个电路是我根据 输入输出的真值表而用 logisim 自动生成的电路，但是在生成电路的时候我勾选了 9 华华 中中 科科 技技 大大 学学 课课 程程 实实 验验 报报 告告 只是用两输入端的逻辑门，没有勾选仅使用与非门这个选项，我认为有的地方可以 用多输入端的逻辑门这样会使电路更简单，而有的非门和与门又能凑在一起组成与 非门，所以这些地方导致我有的电路并没达到最简。 1.41.4 心得体会心得体会 这是我第一次做组合逻辑的实验，也是第一次使用 logisim 做实验，所以本次实验 存在一些不足的地方，但是通过本次实验我学到了很多知识，特

19、别是关于如何使用 logisim 的知识。比如在实验前我试了每一个触发器，但是当我改变输入，触发器的 输出并没有发生改变，这个问题困扰了我很久，今天在试验室我才发现触发器的初 始状态是上升沿控制的，我需要将它改为高电平或者低电平才能达到我预想的效果， 另一个就是我通过询问老师知道怎么封装一个子电路，然后再在主电路里面调用子 电路，这样能使主电路更加简洁美观，也更有利于检擦是否存在错误。本次实验难 度不算太大，但是还是让我受益匪浅。 10 华华 中中 科科 技技 大大 学学 课课 程程 实实 验验 报报 告告 2同步时序逻辑电路的设计 2.1 设计要求 1 1、可重叠、可重叠 “1001”“10

20、01”序列检测器的设计（序列检测器的设计（MealyMealy 型）型） 利用所给组件按 Mealy 型同步时序逻辑电路的设计方法设计一个可重叠“1001” 序列检测器，其框图如图 2-1 所示。 2 2、可重叠、可重叠“1001”“1001”序列检测器的设计（序列检测器的设计（MooreMoore 型）型） 利用所给组件按 Moore 型同步时序逻辑电路的设计方法设计一个可重叠“1001” 序列检测器，其框图如图 2-2 所示。 3 3、初值为、初值为 2 2 的同步模的同步模 4 4 可逆计数器的实现可逆计数器的实现 利用所给组件，设计一个初值为 2 的同步模 4 可逆计数器，其框图如图

21、2-3 所 示。图中，X 为控制变量，当 X0 时进行加 1 计数，X=1 时进行减 1 计数，RD 、SD 分别为计数器的直接“置数”端（可用来设置初值） ，CP 为计数脉冲， y2、y1为计 数状态；Z 为进位或借位输出信号。 图 2-3 初值为 2 的模 4 可逆计数器 1.1Z 可逆计数器 X CP y2 y1 RD SD 11 华华 中中 科科 技技 大大 学学 课课 程程 实实 验验 报报 告告 2.2 方案设计 1 1、可重叠、可重叠“1001”“1001”序列检测器的设计（序列检测器的设计（MealyMealy 型）的设计方案型）的设计方案 （A A）做出原始状态图和状态表）做

22、出原始状态图和状态表 次态/输出 X=0X=1 AA/0B/0 BC/0B/0 CD/0B/0 DA/0B/1 D B 1/0 C A 1/0 0/0 1/1 1/0 0/0 0/0 图图 2 21 1 可重叠可重叠“1001”“1001”序列检测器序列检测器 现态 表表 21 可重叠可重叠“1001”“1001”序列检测器的设计（序列检测器的设计（MealyMealy 型）原始状态表型）原始状态表 12 华华 中中 科科 技技 大大 学学 课课 程程 实实 验验 报报 告告 （B B）最小化状态表以及二进制状态表）最小化状态表以及二进制状态表 次态/输出 X=0X=1 0000/001/0

23、0110/001/0 1011/001/0 1100/001/1 11 01 1/0 10 00 1/0 0/0 1/1 1/0 0/0 0/0 图图 2 22 2 可重叠可重叠“1001”“1001”序列检测器的设计（序列检测器的设计（MealyMealy 型）最小化状态图型）最小化状态图 （C C）激励函数和输出函数（如果存在无用状态要进行讨论）激励函数和输出函数（如果存在无用状态要进行讨论） 因为在本题中我使用的是两个 D 触发器，所以对应的激励函数和输出函数为： 现态 表表 22 可重叠可重叠“1001”“1001”序列检测器的设计（序列检测器的设计（MealyMealy 型）二进制状

24、态表型）二进制状态表 13 华华 中中 科科 技技 大大 学学 课课 程程 实实 验验 报报 告告 D2: D2=y2y1X Y2Y1 X 00101 10000 D1: D1=X+y2y1 Y2Y1 X 00001 11111 Z: Z=Xy2y1 Y2Y1 X 00000 10010 表表 2 23 3 可重叠可重叠“1001”“1001”序列检测器的设计（序列检测器的设计（MealyMealy 型）激励与输出卡诺图型）激励与输出卡诺图 （D D）给出）给出“logisim”“logisim”软件绘制的电路图（经过仿真验证基本正确）软件绘制的电路图（经过仿真验证基本正确） 图图 2-32-

25、3 可重叠可重叠“1001”“1001”序列检测器（序列检测器（MealyMealy 型）型） 00011110 00 01 1110 10 11 01 01 00 14 华华 中中 科科 技技 大大 学学 课课 程程 实实 验验 报报 告告 （E E）从给定的芯片组中选择适当的芯片（包括芯片类型与数量）实现所设计的）从给定的芯片组中选择适当的芯片（包括芯片类型与数量）实现所设计的 电路电路 图图 2-42-4 可重叠可重叠“1001”“1001”序列检测器（序列检测器（MealyMealy 型型 芯片连接图）芯片连接图） 2 2、可重叠、可重叠“1001”“1001”序列检测器的设计（序列检

26、测器的设计（MooreMoore 型）的设计方案型）的设计方案 （A A）做出原始状态图和状态表）做出原始状态图和状态表 A/0B/0 C/0 D/0 E/1 01 1 0 图图 2 25 5 可重叠可重叠“1001”“1001”序列检测器的设计（序列检测器的设计（MooreMoore 型）原始状态图型）原始状态图 15 华华 中中 科科 技技 大大 学学 课课 程程 实实 验验 报报 告告 次态现态 X=0X=1 输出 AAB0 BCB0 CDB0 DAE0 ECB1 表表 2 24 4 可重叠可重叠“1001”“1001”序列检测器的设计（序列检测器的设计（MooreMoore 型）原始状

27、态表型）原始状态表 （B B）最小化状态表以及二进制状态表）最小化状态表以及二进制状态表 次态现态 X=0X=1 输出 AAB0 BCB0 CDB0 DAE0 ECB1 对 5 种状态的状态编码表： 00011110 0ABC 1DE 表表 2 25 5 状态编码表状态编码表 二进制状态表 次态现态 X=0X=1 输出 0000000010 0010110010 0111000010 16 华华 中中 科科 技技 大大 学学 课课 程程 实实 验验 报报 告告 1000001010 1010110011 表表 2 26 6 可重叠可重叠“1001”“1001”序列检测器的设计（序列检测器的设计

28、（MooreMoore 型）二进制状态表型）二进制状态表 （C C）激励函数和输出函数（如果存在无用状态要进行讨论）激励函数和输出函数（如果存在无用状态要进行讨论） 因为在本题中我使用了 1 个 D 触发器和两个 JK 触发器，所以对应的激励函数和 输出函数为： J3: J3=(X)Y2 XY3 Y2Y1 00011110 000dd0 010dd0 111dd0 10dddd XY3 Y2Y1 00011110 000000 010000 111100 101100 对比两个表，可以得出结论：使用无关状态不会产生错误输出。对比两个表，可以得出结论：使用无关状态不会产生错误输出。 K3: K3

29、=(X(Y1) XY3 Y2Y1 00011110 00d10d 01d11d 11dddd 10dddd 17 华华 中中 科科 技技 大大 学学 课课 程程 实实 验验 报报 告告 XY3 Y2Y1 00011110 001100 011111 111111 101100 对比两个表，可以得出结论：使用无关状态不会产生错误输出。对比两个表，可以得出结论：使用无关状态不会产生错误输出。 D2: D2=(X)Y1)+Y2)=(X)(Y2)Y1 XY3 Y2Y1 00011110 000000 011100 110dd0 10dddd D 触发器没有使用无关状态 J1: J1=X XY3 Y2Y

30、1 00011110 000011 01dddd 11dddd 10dddd XY3 Y2Y1 00011110 000011 010011 110011 100011 18 华华 中中 科科 技技 大大 学学 课课 程程 实实 验验 报报 告告 对比两个表，可以得出结论：使用无关状态不会产生错误输出。对比两个表，可以得出结论：使用无关状态不会产生错误输出。 K1: K1=(X)Y2 XY3 Y2Y1 00011110 00dddd 010000 111dd0 10dddd XY3 Y2Y1 00011110 000000 010000 111100 101100 对比两个表，可以得出结论：使

31、用无关状态不会产生错误输出。对比两个表，可以得出结论：使用无关状态不会产生错误输出。 Z: Z=Y3(Y2)Y1 Y3Y2 Y1 00011110 00000 10001 表表 2 27 7 可重叠可重叠“1001”“1001”序列检测器的设计（序列检测器的设计（MooreMoore 型）激励与输出卡诺图型）激励与输出卡诺图 再检验使用无关状态是否会存在挂起现象：再检验使用无关状态是否会存在挂起现象： 输入输入 x x 现态现态 Y Y3 3Y Y2 2Y Y1 1 次态次态 Y Y3 3n+1 n+1 Y Y2 2n+1n+1 Y Y1 1n+1n+1 输出输出 z z 0 00100101

32、001000 0 0 01101101001000 0 0 01111110000000 0 1 10100100010010 0 19 华华 中中 科科 技技 大大 学学 课课 程程 实实 验验 报报 告告 1 11101101011010 0 1 11111110010010 0 由图可知，不会出现挂起的现象，因为进入无关状态后电路能够自己返回正常的由图可知，不会出现挂起的现象，因为进入无关状态后电路能够自己返回正常的 状态，所以电路具有自恢复的功能，所以可以使用这些无关状态。状态，所以电路具有自恢复的功能，所以可以使用这些无关状态。 （D D）给出）给出“logisim”“logisim

33、”软件绘制的电路图（经过仿真验证基本正确）软件绘制的电路图（经过仿真验证基本正确） 图图 2-62-6 可重叠可重叠“1001”“1001”序列检测器（序列检测器（MooreMoore 型）型） 图图 2-72-7 可重叠可重叠“1001”“1001”序列检测器（序列检测器（MooreMoore 型芯片连接图）型芯片连接图） 3 3、初值为、初值为 2 2 的同步模的同步模 4 4 可逆计数器的设计方案可逆计数器的设计方案 20 华华 中中 科科 技技 大大 学学 课课 程程 实实 验验 报报 告告 （A A）做出原始状态图和状态表）做出原始状态图和状态表 本题我采用的是 Mealy 型电路，

34、对应的原始状态图和状态表为： AB DC 0/0 1/0 0/0 1/0 1/0 0/1 图图 2 28 8 初值为初值为 2 2 的同步模的同步模 4 4 可逆计数器原始状态图可逆计数器原始状态图 次态 Y2n+1Y1n+1/输出现态 Y2Y1X=0X=1 AB/0D/1 BC/0A/0 CD/0B/0 DA/1C/0 表表 2 28 8 初值为初值为 2 2 的同步模的同步模 4 4 可逆计数器原始状态表可逆计数器原始状态表 （B B）最小化状态表以及二进制状态表）最小化状态表以及二进制状态表 次态 Y2n+1Y1n+1/输出现态 Y2Y1X=0X=1 AB/0D/1 BC/0A/0 CD

35、/0B/0 DA/1C/0 21 华华 中中 科科 技技 大大 学学 课课 程程 实实 验验 报报 告告 次态 Y2n+1Y1n+1/输出现态 Y2Y1X=0X=1 0001/011/1 0110/000/0 1011/001/0 1100/110/0 表表 2 29 9 初值为初值为 2 2 的同步模的同步模 4 4 可逆计数器二进制状态表可逆计数器二进制状态表 （C C）激励函数和输出函数）激励函数和输出函数 因为考虑到本题要设置一个初始状态 2，也就是 RD,SD要用 10 来作为初始状态， 所以我选用了两个 D 触发器，因为 D 触发器设置初值会更加容易，但是相应的 D 触发器的激励函

36、数会比 JK 触发器更加复杂。 D2: D2=XY1Y2 Y2Y1 X 00011110 00101 11010 D1: D1=Y1 Y2Y1 X 00011110 01001 11001 Z: Z=X(Y2)(Y1)+(X)Y2Y1 Y2Y1 X 00011110 00010 11000 表表 2 29 9 初值为初值为 2 2 的同步模的同步模 4 4 可逆计数器激励与输出卡诺图可逆计数器激励与输出卡诺图 （D D）给出）给出“logisim”“logisim”软件绘制的电路图（经过仿真验证基本正确）软件绘制的电路图（经过仿真验证基本正确） 22 华华 中中 科科 技技 大大 学学 课课

37、程程 实实 验验 报报 告告 图图 2 29 9 所示的电路就是初值为所示的电路就是初值为 2 2 的同步模的同步模 4 4 可逆计数器，首先将所有初值归零，可逆计数器，首先将所有初值归零， 然后将时钟然后将时钟 CONCON 调整为高电平状态，然后将调整为高电平状态，然后将 RDRD 和和 SDSD 分别设置为分别设置为 1 1 和和 0 0，然后将，然后将 时钟时钟 COMCOM 调整为高电平，再调整为低电平，这个时候初始值就是调整为高电平，再调整为低电平，这个时候初始值就是 2 2 了，然后将时了，然后将时 钟钟 CONCON 调整为低电平，然后再连续调整时钟调整为低电平，然后再连续调整

38、时钟 COMCOM，就能够将，就能够将 ROMROM 中的数据送入到中的数据送入到 电路中了。电路中了。 图图 2-92-9 同步模同步模 4 4 可逆计数器可逆计数器 实验结果实验结果 根据可重叠根据可重叠“1001”“1001”序列检测器的设计的实验结果完成下列波形，参见图序列检测器的设计的实验结果完成下列波形，参见图 2-82-8 所示。所示。 23 华华 中中 科科 技技 大大 学学 课课 程程 实实 验验 报报 告告 图图 2-82-8 可重叠可重叠“1001”“1001”序列检测器的波形（序列检测器的波形（MealyMealy 型）型） 出现 28 所示的现象是因为选择的 D 触发

39、器是上升沿有效，所以真正输入进电路的 控制信号为 010010010，所以输出两次 1，与预习时在“logisim”仿真一致。 根据可重叠根据可重叠“1001”“1001”序列检测器的设计（序列检测器的设计（MooreMoore 型）的结果完成下列波形，参见型）的结果完成下列波形，参见 图图 2-92-9 所示。所示。 图图 2-92-9 可重叠可重叠“1001”“1001”序列检测器的波形（序列检测器的波形（MooreMoore 型）型） 出现图 29 的现象是因为我选择的 Y2 和 Y0 是 JK 触发器，他们是下降沿有效，而 Y1 是 D 触发器，它是上升沿有效，所以每输入一个控制信号时

40、，它必须完整经历一 个上升沿和一个下降沿才能将这个信号送进电路，所以以上输入的控制信号对于我 设计的电路来说，他一直输入的是 0，三个触发器的次态输出一直是处于低电平状态， 所以，输出也一直是低电平状态。 1.1. 初值为初值为 2 2 的同步模的同步模 4 4 可逆计数器可逆计数器的结果记录，参见表的结果记录，参见表 2-12-1 所示。所示。 表表 2-12-1 初值为初值为 2 2 的同步模的同步模 4 4 可逆计数器可逆计数器 现态现态次态次态/ /输出（输出（X X0 0 加加 1 1）次态次态/ /输出（输出（X=1X=1 减减 1 1） Y Y2 2Y Y1 1Y Y2 2n+1 n+1Y Y1 1 n+1n+1/Z /ZY Y2 2n+1 n+1Y Y1 1 n+1n+1/Z /Z 0001/011/1 0110/000/0 10