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1、1 1设计任务及指标1.1 设计任务能进行正常的时、分、秒计时功能，分别由6 只数码管显示 24小时、60 分、60秒。按下试验箱上的某个按键时，计时器迅速递增，并按 24 小时循环，计到 23 小时后再回到 00。按下试验箱上的某个按键时，计分器迅速递增，并按 60 分循环，计到 59 分后再回到00。利用试验箱上的扬声器可以实现整，当计时到达 59 分 50 秒时开始报时，在 59 分 50秒、52 秒、54 秒、56 秒、58 秒时鸣叫，鸣叫声频率为500HZ，整点报时频率可定义为1KHZ.1.2 设计要求运用顶层设计思路设计好各个底层文件（VHDL 代码），对各个底层文件进行功能仿真；
2、采用原理图或者文本方法来实现顶层文件的设计，对顶层文件进行功能真仿真。在顶层文件功能仿真正确之后，把顶层文件下载到实验箱的FPGA 里边去，验证电路功能是否正确。具体时间用 6 位数码管来显示，具有整点报时功能1.3 功能拓展实现数字钟的闹铃功能。名师资料总结-精品资料欢迎下载-名师精心整理-第 1 页，共 14 页 -2 2方案比较与选择方案一：系统直接采用1HZ脉冲作为作为时钟输入信号。数码管采用静态显示。时间调整采用具有预置功能的计数器。报时为频率 512Hz脉冲，并引入 1024Hz脉冲进行整点报时。方案二：系统采用1024HZ脉冲作为作为时钟输入信号。数码管采用动态扫描显示。时间调整
3、采用一个数据选择器，以一个按键作为控制端。当调整按键按下时，选择比较高的频率作为计数器计数信号作为输入信号，加快计数的速度，以此达到时间调整的效果。图一 方案二时钟流程方案比较：对于方案一，因为系统需要1024Hz和 512Hz的脉冲驱动蜂鸣器，并且在快速调整时间是也需要比1Hz 快的脉冲，故需要采用另外的脉冲输入，增加管脚资源开支和外部资源。实现具有预置功能的计数器比较复杂，并且预置输入端需要多个端口。数码管采用静态显示也会增加管脚的开销。对于方案二，因为采用1024Hz的脉冲，能够通过分频得到多种频率的脉冲，因而可以实现单一脉冲信号输入即可完成快速调整时间和采用数码管动态扫描显示，节省管脚
4、资源和外部资源。综上所述，故采用方案二。Clk Key0 Key1 Key2 1024 分频128 分频秒计数分计数时计数二选一二选一二选一与门非门非门与门名师资料总结-精品资料欢迎下载-名师精心整理-第 2 页，共 14 页 -3 3底层文件仿真与分析3.1 1024 分频文件整个系统采用 1024HZ的频率，由此文件产生1HZ频率，作为秒信号。此文件的图元及仿真波形如下图所示。同理亦可以产生4Hz频率，512Hz频率。图二 1024 分频文件图元图三仿真波形如图二所示，输入1024HZ的频率，输出信号频率为1HZ。3.2 二选一数据选择器图四数据选择器图元图五数据选择器仿真波形图名师资料总
5、结-精品资料欢迎下载-名师精心整理-第 3 页，共 14 页 -4 3.3 60 进制计数器由此模块对秒或分信号进行分频，产生分和小时信号。图六 60 进制计数器图元图七 60 进制计数器仿真波形图3.4 24 进制计数器由此模块对小时信号进行分频，产生日周期。图八 24 进制计数器图元图九 24 进制计数器仿真波形图名师资料总结-精品资料欢迎下载-名师精心整理-第 4 页，共 14 页 -5 3.5 十进制转 BCD 模块由于有计数器产生的信号为十进制，所以要由此模块转化成BCD 码。图十 十进制转 BCD 模块图元图十一十进制转 BCD 模块仿真波形图3.6 BCD 转 LED显示码因为系
6、统采用七段数码管显示，所以要将 BCD码转换成七段数码管相应的显示的七位码值。图十二 BCD 转 LED显示码图元图十三 BCD 转 LED显示码仿真波形图名师资料总结-精品资料欢迎下载-名师精心整理-第 5 页，共 14 页 -6 3.7 数码管扫描动态显示模块为了节省管脚资源，外置一片 74ls138 译码芯片，采用六位动态数码管显示。如图十三所示，mux_out 为数码管的段选，s 为位选，作为 74ls138 译码芯片的 3 位输入信号。A,B,C,D,E,F 分别为时分秒计数器的输入端口。扫描原理是在时钟控制下，轮流对 A到 F的输入信号分别在对应的一位数码管显示其值，利用人体视觉暂
7、留效应，同时显示6 位值。图十四 数码管扫描动态显示模块图元图十五 数码管扫描动态显示模块仿真波形3.8 闹钟报警模块如图十五所示，此模块有正常计时的时分秒输入和闹钟预置时分秒输入，当两者相同时，这输出报警信号。名师资料总结-精品资料欢迎下载-名师精心整理-第 6 页，共 14 页 -7 图十六 闹钟报警模块图元图十七 闹钟报警模块仿真波形名师资料总结-精品资料欢迎下载-名师精心整理-第 7 页，共 14 页 -8 4 顶层文件仿真与分析4.1 顶层时钟设计输入输出图元如下图：图十八顶层文件图元4.2 顶层文件仿真分析如下图所示，整个系统需用23 个管脚。clk 为系统时钟输入信号端口。Rst
8、为复位信号输 入端 口，高电 平有 效。Key0,key1,yey2 分 别 为秒、分、小 时调 整 输 入端口。Al_key0,al_key1,al_key2 分别为闹钟的秒，分，小时预置输入端口。Speak为整点报时输出端口。a_out为闹钟报警输出信号端口。A_shift 为正常计时与闹钟预置切换信号输入。A_en 为闹钟时能信号输入端口。seg4 为数码管段选输出端口，s 为作为 74ls138 输入信号的数码管位选输出信号。名师资料总结-精品资料欢迎下载-名师精心整理-第 8 页，共 14 页 -9 图十九顶层原件框图图二十顶层文件仿真波形名师资料总结-精品资料欢迎下载-名师精心整理
9、-第 9 页，共 14 页 -10 5硬件验证分析5.1 管脚分配表 1 多功能数字钟的 FPGA 管脚分配Node Name Direction Location al_key0 Input Pin=24 al_key1 Input Pin=25 al_key2 Input Pin=27 clk Input Pin=84 en Input Pin=35 key0 Input Pin=21 key1 Input Pin=22 Key2 Input Pin=23 rst Input Pin=29 shift Input Pin=30 out Output Pin=17 seg40 Output
10、Pin=5 seg41 Output Pin=6 seg42 Output Pin=7 seg43 Output Pin=8 seg44 Output Pin=9 seg45 Output Pin=10 seg46 Output Pin=11 speak Output Pin=19 s00 Output Pin=78 s01 Output Pin=79 s02 Output Pin=80 在各个子模块以及顶层模块编译成功后，需要下载到 FPGA 中进行调试或实现，下载之前需要对程序所用的输入输出端口进行分配。查询了实验箱上的FPGA 的管脚分配，对各个端口进行关联。名师资料总结-精品资料欢迎下
11、载-名师精心整理-第 10 页，共 14 页 -11 5.2 硬件调试各个程序都在编译器Maxplus2 中正常的编辑，在管脚分配以后，连接好实验箱，将编译过的程序下载到实验箱的FPGA 上，调试每一个输入端口的控制，验证输出结果是否与预想中的一致。如果不一致就修改程序。然后再进行编译下载调试。直到实现所有功能位置。总设计调试流程如下：图二十一总体设计调试图文本输入层次化设计编译是否正确？管脚分配重 新 编 译时序仿真正确形 成 下 载 文 件硬件测试修改No No 结束是否正确？No 名师资料总结-精品资料欢迎下载-名师精心整理-第 11 页，共 14 页 -12 6课程设计心得本次设计我们
12、小组选的题目是 多功能数字钟的FPGA 实现；在确立这个题目之前，我们借阅了相关的书籍，结合了小组自身的情况选择了这个课题。确定课题后，我们进行组内分工。发挥各人特长，根据程序编写，程序调试，报告撰写的工作量，合理的分配了相应的工作。在模块设立的明细下，程序的初步编写还是挺简单的，然而，对每个子模块的编译过程，还是会出现一些错误，比如，定义的端口没有给信号；定义好的器件代码，没有放到程序包中进行例化。在完善代码的过程当中，我们更加熟悉了VHDL 代码的开发流程，以及相应的开发形式。在调试的过程中，还是发现挺多问题的。发现时钟调时和秒钟调时，相互重叠，于是我们检查了源代码，发现在信号的传送过程，
13、向端口赋予了错误的信号。发现在秒钟、分钟的调时设置时，会产生进位信号，于是又想着增加一个与门，当有调时信号（高有效）时，经过非门到达与门，则此时停止对高位的计时。经过多次的修改，达到了要求实现的效果。于是我们自己设置了新的功能闹钟。在完成这个设计的过程中，我们学到了很多，整个过程都是对这个学期EDA课程学习的进阶。在遇到问题的时候，我们学会了，针对性的找打相应的问题所在，即全面性的解决问题。通过这次课程设计，提高了动手能力和科学严谨的精神，其次是加强了与他人交流合作的能力，在设计过程中遇到许多问题，通过独立思考，查找资料，和同学交流等方式攻克了难题。在设计中对总体设计思路有了全面的框架，避免了
14、编程时遇到低级错误。总的来说，这次课程设计确实学到很多，也锻炼了遇到问题解决问题的勇气和能力，以及遇到挫折不达目的不罢休的韧性，这在以后的工作与学习中将会非常重要。名师资料总结-精品资料欢迎下载-名师精心整理-第 12 页，共 14 页 -13 The Realization of Multi-Function Digital Clock Based on FPGAAbstract FPGA（Field Programmable Gate Array）is a kind of programmable logic devices has developed since the 1970s,an
15、d it is the main hardware foundation of presently design digital system.The design process of programmable logic device is a process using the development software,EDA,and programming tools to develop the device.Our system uses the modular design way.The function modules which were used more than on
16、ce exist in components.Some related block are called in the main program.The main program uses different function blocks inside,and constitutes a complete structure.What is more,we collect all components in the same package,my_pkg.Our design is a multi-function digital clock,which mainly uses the VH
17、DL language,Maxplus2 as the development platform of FPGA.We compiled,simulated and downloaded in the development platform of Maxplus2.Finally we achieved the functions,such as basic timer display and Settings,adjusting,alarming.Key words:FPGA;Modular Design;VHDL;Maxplus2;Digital clock 参考文献名师资料总结-精品资料欢迎下载-名师精心整理-第 13 页，共 14 页 -14 1.潘松,黄继业.EDA技术实用教程.科学出版社.2006.09.2.林明权.VHDL数字控制系统设计范例.电子工业出版社.2003.01:84114.名师资料总结-精品资料欢迎下载-名师精心整理-第 14 页，共 14 页 -