逻辑电平接口入门 .pdf

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1、逻辑电平接口入门文开壹名师资料总结-精品资料欢迎下载-名师精心整理-第 1 页，共 49 页 -1 逻辑电平的基本组成单元三极管、MOS 管及其开关特性.511半导体三极管及其开关特性.512 MOS管的开关特性.72、逻辑电平简介.83、TTL 器件和 CMOS 器件的逻辑电平.103.1：逻辑电平的一些概念.103.2：常用的逻辑电平.113.3：TTL 和 CMOS 的逻辑电平关系.114、TTL 和 CMOS 逻辑器件.134.1：TTL 和 CMOS 器件的功能分类.134.2：TTL 和 MOS 逻辑器件的工艺分类特点.134.3：TTL 和 CMOS 逻辑器件的电平分类特点.13

2、4.4：包含特殊功能的逻辑器件.144.5：逻辑器件的使用指南.155、TTL、CMOS器件的互连.165.1：器件的互连总则.165.2：5V TTL 门作驱动源.195.3：3.3VTTL/CMOS 门作驱动源.195.4：5V CMOS 门作驱动源.195.5：2.5VCMOS 逻辑电平的互连.196、ECL器件的原理和特点.206.1：ECL器件的原理.206.2：ECL电路的特性.216.3：ECL器件的使用原则.227、GTL器件的原理和特点.237.1：GTL 器件的特点和电平.237.2：GTL 信号的 PCB设计.247.3：GTL 信号的测试.257.4：GTL 信号的时序

3、.258 HSTL电平.258.1基本定义.251.2 HSTL 分类.268.3 HSTL特点及 SSTL.269 PECL、LVPECL电平.279.1：PECL/LVPECL器件的原理和特点.279.2.PECL/LVPECL 电平输出结构.279.3 PECL/LVPECL 信号的输入输出门特点：.2910 CML 电平.3010.1.CML接口输出结构.3010.2 CML接口输入结构.3010.3 CML 电平的输出门和输入门的特点：.3111.LVDS器 件 的 原 理 和 特 点.3211.1：LVDS器件简介.3211.2LVDS器件的工作原理.3311.3LVDS输入输出结

4、构.3311.4LVDS电平的特点.3512.CML LVPECL LVDS简单比较及互连.3512.1 CML LVPECL LVDS简单比较.3512.2 CML LVPECL LVDS的互连综述.3812.3 LVPECL的互连.3912.4 LVDS的互连.4412.5 CML的互连.45附录：.47附录 1.集成 TTL 与非门电路、OC 门电路及其特性.47附录 2 CMOS 门电路及其特点.59名师资料总结-精品资料欢迎下载-名师精心整理-第 2 页，共 49 页 -附录 3 74 芯片特性分类及使用总汇.64参考资料：.71名师资料总结-精品资料欢迎下载-名师精心整理-第 3

5、页，共 49 页 -1 逻辑电平的基本组成单元三极管、MOS 管及其开关特性11 半导体三极管及其开关特性半导体三极管能当作开关使用，如图共射极电路所示，三极管有三个工作区：截止、放大、饱和。当工作在饱和区时，管压降很小，接近于短路;在截止区时，反向电流很小，接近于断路。所以，只要使三极管工作在饱和区和截止区，就可以把它看成开关的通、断两个状态。二极管是用其阳极和阴极两极作为开关的两端接在电路中，开关的通、断受其两端电路控制，而三极管（以共射电路为例）是用其集射两极作为开关的两端接在电路里，开关的通、断则受基极控制。（1）0,0iiCB的区域称为截止区，如图中的Q1点。在截止区，三极管的集电极

6、 C和发射极e 之间近似为开路，相当于开关断开一样，故有uuCCCE。对于硅三极管，由于发射极存在U0 0.5V 的死区电压，只有当uBEU0 0.5V 时三极管才会真正导通，所以三极管的截止条件为uBE0，iiBC的区域称为放大区，如图中的Q点，在放大区，iC受iB的控制，三极管具有放大作用。（3）iB0，uCEIBS时，三极管进入深度饱和，这就是三极管的饱和条件。由此可见，三极管相当于一个由基极电流所控制的无触点开关，三极管截止时相当于开关断开，而饱和时相当于开关闭合。为了便于比较，现将NPN型三极管截止、放大、饱和3 种工作状态的特点列于表11 中。三极管反相器（非门）由三极管构成的反相

7、器（非门）如图2-13 所示。（a）（b）（c）图 2-13三极管反相器（a）电路组成（b）工作波形（c）逻辑符号当输入电压为高电平vI=VIH时，三极管 T 饱和导通，输出为低电平vO=VOL=VCES。对小功率管来说，三极管饱和压降VCES0.3V。而当输入电压为低电平vI=VIL时，三极管 T 截止，输出为高电平vO=VOH=VCC=5V。忽略三极管开关时间，输入输出电压具有反相关系，如（b）图示。图（c）所示逻辑符号中输出端的小圈就是表示反相关系。低电平用逻辑值“0”表示，高电平用逻辑值“1”表示，以上分析结果可用真值表(表 2-5)表示。图 2-14三极管反相器的电压传输特性在图 2

8、-14 中，给出了vI变化时 vO发生相应变化的关系曲线，称之为电压传输VCC(5V)RCRBiBiCA(vI)L(vO)TvIvOttVIHVILVOHVOLOvIvOV1V2截止放大饱和AL0011表 2-5 非门真值表1AL=A名师资料总结-精品资料欢迎下载-名师精心整理-第 5 页，共 49 页 -特性。输入不同电压，三极管工作在三种不同工作状态。图中V1，V2是这三种工作状态的分界线。输入电压小于V1，三极管工作在截止状态，此时输入电压称为输入低电平，记为VIL。输入电压大于V2，三极管工作在饱和状态，此时输入电压称为输入高电平，记为VIH。为使三极管工作在开关状态，必须满足以下关系

9、：VIL V1 VIH V2。否则，输出电平的逻辑值会变得含糊不清。反相器在不同负载条件下有不同的带负载能力。如图2-15 所示，三极管工作在截止状态时，电流流出（非）门电路称为拉电流，对应负载称为拉电流负载。决定图示电路带拉电流负载能力（即输出高电平电流IOH）的主要因素是输出电阻和高电平值。随拉电流增大，RC上电压增大，输出（高电平）电压下降。三极管工作在饱和状态时，电流流入（非）门电路称为灌电流，对应负载称为灌电流负载。决定图示电路带灌电流负载能力（即输出低电平电流IOL）的主要因素是三极管基极电流和低电平值。随灌电流增大，三极管饱和程度减小，甚至脱离饱和，进入放大状态，从而使管压降增大

10、，输出（低电平）电压上升。（a）（b）图 2-15三极管反相器带负载能力(a)带拉电流负载（b）带灌电流负载12 MOS管的开关特性金属氧化物绝缘栅增强型场效应（MOS）管有N沟道和 P 沟道之分，其电路符号和特性曲线如图2-6 和 2-7 所示。不同于BJT，MOS管有极高的输入电阻，栅极不取电流，是一种电压控制开关器件。在图2-8 所示的 NMOS 开关电路中，当输入电压 vI小于 NMOS 管开启电压VT时，由 NMOS 管的转移特性可知，TN管截止，iD=0，vO=VDD。当输入电压vI大于 NMOS 管开启电压VT时，TN管导通，且应工作在可变电阻区，由NMOS管的输出特性可知，此时

11、TN管具有沟道电阻（又称导通电阻）RON，DDDONONOVRRRv。显然导通电阻越小，输出电压越小，而沟道电阻与VGS有关，即与输入vI有关，vI越大 RON越小。VCC(5V)RCRBIB-IOHA(VIL)L(VOH)TRLVCC(5V)RCRBIBIOLA(VIH)L(VOL)TRLE名师资料总结-精品资料欢迎下载-名师精心整理-第 6 页，共 49 页 -为使MOS 管导通时输出电压小，一般RD远远大于RON，因此MOS 管开关特性主要表现为分布电容CO（或负载电容）的充放电特性，如图2-9所示。MOS 管开关时间则主要取决于充电时间常数RDCO。为减小开关时间，用 P沟道MOS 管

12、来替代RD，就构成所谓的CMOS开关。如图 210。图2-9 MOS管开关特性图210 CMOS 开关2、逻辑电平简介逻辑电平有：TTL、CMOS、LVTTL、LVCMOS、SSTL、HSTL、ECL、PECL、CML、LVDS、GTL、BTL、ETL、GTLP；RS232、RS422、RS485等。图：常用逻辑系列器件TTL：Transistor-Transistor LogicVTvIvOtontoffttooTPsdTNgsA（vI）L（vO）VDD名师资料总结-精品资料欢迎下载-名师精心整理-第 7 页，共 49 页 -CMOS：Complementary Metal OxideSem

13、icondutorLVTTL：Low Voltage TTLLVCMOS：Low Voltage CMOSECL：Emitter Coupled Logic，PECL：Pseudo/Positive Emitter Coupled LogicLVDS：Low Voltage Differential SignalingGTL：Gunning Transceiver LogicBTL：Backplane Transceiver LogicETL：enhanced transceiver logicGTLP：Gunning Transceiver Logic PlusS-Schottky Logi

14、cLS-Low-Power Schottky LogicCD4000-CMOS Logic 4000AS-Advanced Schottky Logic74F-Fast LogicALS-Advanced Low-Power Schottky LogicHC/HCT-High-SpeedCMOS LogicBCT-BiCMOS TechnologyAC/ACT-Advanced CMOS LogicFCT-Fast CMOS TechnologyABT-Advanced BiCMOS TechnologyLVT-Low-Voltage BiCMOS TechnologyLVC-Low Volt

15、age CMOS TechnologyLV-Low-VoltageCBT-Crossbar TechnologyALVC-Advanced Low-Voltage CMOS TechnologyAHC/AHCT-Advanced High-Speed CMOSCBTLV-Low-Voltage Crossbar TechnologyALVT-Advanced Low-Voltage BiCMOS TechnologyAVC-Advanced Very-Low-Voltage CMOSLogic名师资料总结-精品资料欢迎下载-名师精心整理-第 8 页，共 49 页 -3、TTL 器件和 CMOS

16、 器件的逻辑电平3.1：逻辑电平的一些概念要了解逻辑电平的内容，首先要知道以下几个概念的含义：1：输入高电平（Vih）：保证逻辑门的输入为高电平时所允许的最小输入高电平，当输入电平高于Vih时，则认为输入电平为高电平。2：输入低电平（Vil）：保证逻辑门的输入为低电平时所允许的最大输入低电平，当输入电平低于Vil时，则认为输入电平为低电平。3：输出高电平（Voh）：保证逻辑门的输出为高电平时的输出电平的最小值，逻辑门的输出为高电平时的电平值都必须大于此Voh。4：输出低电平（Vol）：保证逻辑门的输出为低电平时的输出电平的最大值，逻辑门的输出为低电平时的电平值都必须小于此Vol。5：阀值电平(

17、Vt)：数字电路芯片都存在一个阈值电平，就是电路刚刚勉强能翻转动作时的电平。它是一个界于Vil、Vih之间的电压值，对于CMOS 电路的阈值电平，基本上是二分之一的电源电压值，但要保证稳定的输出，则必须要求输入高电平 Vih，输入低电平 Vih Vt Vil Vol。6：Ioh：逻辑门输出为高电平时的负载电流（为拉电流）。7：Iol：逻辑门输出为低电平时的负载电流（为灌电流）。8：Iih：逻辑门输入为高电平时的电流（为灌电流）。9：Iil：逻辑门输入为低电平时的电流（为拉电流）。10:输入端噪声容限，它是指在保证门电路完成正常的逻辑功能条件下，输入端所能允许的噪声电压幅度。该参数是用来描述门电

18、路抗干扰能力的。例如TTL 与非门，VOHmin=2.4V,VOLmax=0.4V,VOHmin=2.0V,VILmax=0.8V，故知VNH=0.4V，VNL=0.4V。11:动态特性1传输延迟时间,输出信号的变化还是要滞后与输入信号的变化，产生传输延迟。2所谓动态功耗PD是指门电路从一种输出状态转变为另一种输出状态过程中消耗的附加平均功率。12：OC,OD 门门电路输出极在集成单元内不接负载电阻而直接引出作为输出端，这种形式的门称 为开路门。开路的TTL、CMOS、ECL门分别称为集电极开路（OC）、漏极开路（OD）、发射极开路（OE），使用时应审查是否接上拉电阻（OC、OD门）或下拉电阻

19、（OE门），以及电阻阻值是否合适。对于集电极开路（OC）门，其上名师资料总结-精品资料欢迎下载-名师精心整理-第 9 页，共 49 页 -拉电阻阻值 RL应满足下面条件：（1）：RL（VCC Vol）/（Iolm*Iil）其中 n：线与的开路门数；m：被驱动的输入端数。3.2：常用的逻辑电平逻辑电平：有 TTL、CMOS、LVTTL、ECL、PECL、HSTL、SSTL、LVPECL、CML、GTL、RS232、RS422、LVDS 等。其中 TTL和CMOS 的逻辑电平按典型电压可分为四类：5V系列（5VTTL 和5V CMOS）、3.3V系列，2.5V系列和 1.8V系列。5V TTL和5

20、V CMOS 逻辑电平是通用的逻辑电平。3.3V及以下的逻辑电平被称为低电压逻辑电平，常用的为LVTTL 电平。低电压的逻辑电平还有2.5V和1.8V两种。HSTL,SSTL 可以是单端或者差分输入输出，在存储器中常用单端形式。ECL/PECL 和LVDS 是差分输入输出。CML 是差分输入输出RS-422/485 和 RS-232 是串口的接口标准，RS-422/485 是差分输入输出，RS-232 是单端输入输出。3.3：TTL 和 CMOS 的逻辑电平关系图：TTL 和 CMOS 的逻辑电平图名师资料总结-精品资料欢迎下载-名师精心整理-第 10 页，共 49 页 -上图为 5V TTL

21、 逻辑电平、5V CMOS逻辑电平、LVTTL 逻辑电平和LVCMOS 逻辑电平的示意图。5V TTL 逻辑电平和5V CMOS逻辑电平是很通用的逻辑电平，注意他们的输入输出电平差别较大，在互连时要特别注意。另外 5V CMOS器件的逻辑电平参数与供电电压有一定关系，一般情况下，VohVcc-0.2V，Vih0.7Vcc；Vol0.1V，Vil 0.3Vcc；噪声容限较TTL电平高。JEDEC 组织在定义3.3V 的逻辑电平标准时，定义了 LVTTL和 LVCMOS 逻辑电平标准。LVTTL 逻辑电平标准的输入输出电平与5V TTL 逻辑电平标准的输入输出电平很接近，从而给它们之间的互连带来了

22、方便。LVTTL 逻辑电平定义的工作电压范围是 3.03.6V。LVCMOS 逻辑电平标准是从5V CMOS 逻辑电平关注移植过来的，所以它的Vih、Vil和 Voh、Vol 与工作电压有关，其值如上图所示。LVCMOS 逻辑电平定义的工作电压范围是2.73.6V。5V 的 CMOS 逻辑器件工作于3.3V 时，其输入输出逻辑电平即为LVCMOS 逻辑电平，它的 Vih 大约为 0.7VCC 2.31V左右，由于此电平与LVTTL的 Voh（2.4V）之间的电压差太小，使逻辑器件工作不稳定性增加，所以一般不推荐使用5V CMOS器件工作于3.3V 电压的工作方式。由于相同的原因，使用 LVCM

23、OS 输入电平参数的3.3V 逻辑器件也很少。JEDEC 组织为了加强在 3.3V上各种逻辑器件的互连和 3.3V与5V逻辑器件的互连，在参考LVCMOS和LVTTL 逻辑电平标准的基础上，又定义了一种标准，其名称即为3.3V逻辑电平标准，其参数如下：图：低电压逻辑电平标准从上图可以看出，3.3V逻辑电平标准的参数其实和LVTTL 逻辑电平标准的参数差别不大，只是它定义的Vol可以很低（0.2V），另外，它还定义了其 Voh最高可以到 VCC-0.2V，所以3.3V逻辑电平标准可以包容 LVCMOS的输出电平。在实名师资料总结-精品资料欢迎下载-名师精心整理-第 11 页，共 49 页 -际使

24、用当中，对 LVTTL 标准和3.3V逻辑电平标准并不太区分，某些地方用LVTTL 电平标准来替代 3.3V逻辑电平标准，一般是可以的。JEDEC 组织还定义了 2.5V逻辑电平标准，如上图所示。另外，还有一种2.5VCMOS逻辑电平标准，它与上图的2.5V逻辑电平标准差别不大，可兼容。低电压的逻辑电平还有 1.8V、1.5V、1.2V的逻辑电平。4、TTL 和 CMOS 逻辑器件逻辑器件的分类方法有很多，下面以逻辑器件的功能、工艺特点和逻辑电平等方法来进行简单描述。4.1：TTL 和 CMOS 器件的功能分类按功能进行划分，逻辑器件可以大概分为以下几类：门电路和反相器、选择器、译码器、计数器

25、、寄存器、触发器、锁存器、缓冲驱动器、收发器、总线开关、背板驱动器等。4.2：TTL 和 MOS 逻辑器件的工艺分类特点按工艺特点进行划分，逻辑器件可以分为 Bipolar、CMOS、BiCMOS等工艺，其中包括器件系列有：Bipolar（双极）工艺的器件有：TTL、S、LS、AS、F、ALS。CMOS工艺的器件有：HC、HCT、CD40000、ACL、FCT、LVC、LV、CBT、ALVC、AHC、AHCT、CBTLV、AVC、GTLP。BiCMOS 工艺的器件有：BCT、ABT、LVT、ALVT。4.3：TTL 和 CMOS 逻辑器件的电平分类特点TTL和CMOS 的电平主要有以下几种：5

26、VTTL、5VCMOS（Vih0.7*Vcc，Vil0.3*Vcc）、3.3V电平、2.5V电平等。5V的逻辑器件5V器件包含 TTL、S、LS、ALS、AS、HCT、HC、BCT、74F、ACT、AC、AHCT、AHC、ABT等系列器件。3.3V及以下的逻辑器件包含 LV 的和 V 系列及 AHC 和AC系列，主要有 LV、AHC、AC、ALB、LVC、ALVC、LVT 等系列器件。具体情况可以参考下图：名师资料总结-精品资料欢迎下载-名师精心整理-第 12 页，共 49 页 -图：TI公司的逻辑器件示例图4.4：包含特殊功能的逻辑器件A总线保持功能（Bus hold）由内部反馈电路保持输入

27、端 最后的确定状态，防止因输入端浮空的不确定而导致器件振荡自激损坏；输入端无需外接上拉或下拉电阻，节省PCB空间，降低了器件成本开销和功耗，见图。ABT、LVT、ALVC、ALVCH、ALVTH、LVC、GTL系列器件有此功能。命名特征为附加了“H”如：74ABTH16244。图：总线保持功能图图：串行阻尼电阻图B串联阻尼电阻（series damping resistors）输 出端 加 入 串 联 阻 尼电 阻 可 以限 流，有 助于 降 低 信号 上 冲/下 冲噪声，消除线 路振铃，改善信号质量。如 图6 4所示。具有此特征的ABT、LVC、LVT、ALVC 系列器件在命名 中 加 入

28、了“2”或“R”以 示 区 别，如 ABT162245，ALVCHR162245。对 于 单 向 驱 动 器 件，串联电阻加在其输出端，命名如SN74LVC2244；对于双向的收发器件，串联电阻加在两边的输出端，命名如SN74LVCR2245。C上电/掉电三态（PU3S，Power up/power down 3-state）即热拔插性能。上电/掉电时器件输出端为三态，Vcc阀 值为 2.1V；应用于热名师资料总结-精品资料欢迎下载-名师精心整理-第 13 页，共 49 页 -拔插器 件/板卡产品，确保拔 插状态时输出数据的完整性。多 数 ABT、LVC、LVT、LVTH 系列器件有此特征。D

29、ABT 器件（Advanced BiCMOS Technology）结合了 CMOS 器 件(如 HC/HCT、LV/LVC、ALVC、AHC/AHCT)的高输入阻抗特性和双 极 性 器 件(Bipolar，如 TTL、LS、AS、ALS)输 出 驱 动 能 力 强 的 特点。包 括 ABT、LVT、ALVT 等系列器件，应用于低电压，低静态功耗环境。EVcc/GND 对称分布16位 Widebus器件的 重要特征，对称配置引 脚，有利于改善噪声性能。AHC/AHCT、AVT、AC/ACT、CBT、LVT、ALVC、LVC、ALB 系列 16位Widebus器件有此特征。F.分离轨器件（Spl

30、it-rail）即双电源器件，具有两种电源输入引脚VccA 和VccB，可分别接 5V或3.3V电源电压。如 ALVC164245、LVC4245 等，命名特征为附加了“4”。4.5：逻辑器件的使用指南1：多余不用输入管脚的处理在多数情况下，集成电路芯片的管脚不会全部被使用。例如 74ABT16244 系列器件最多可以使用16路I/O管脚，但实际上通常不会全部使用，这样就会存在悬空端子。所有数字逻辑器件的无用端子必须连接到一个高电平或低电平，以防止电流漂移（具有总线保持功能的器件无需处理不用输入管脚）。究竟上拉还是下拉由实际器件在何种方式下功耗最低确定。244、16244经测试在接高电平时静态

31、功耗较小，而接地时静态功耗较大，故建议其无用端子处理以通过电阻接电源为好，电阻值推荐为110K。2：选择板内驱动器件的驱动能力，速度，不能盲目追求大驱动能力和高速的器件，应该选择能够满足设计要求，同时有一定的余量的器件，这样可以减少信号过冲，改善信号质量。并且在设计时必须考虑信号匹配。3：在对驱动能力和速度要求较高的场合，如高速总线型信号线，可使用ABT、LVT 系列。板间接口选择ABT16244/245 或LVTH16244/245，并在母板两端匹配，在不影响速度的条件下与母板接口尽量串阻，以抑制过冲、保护器件，典型电阻值为10-200左右，另外，也可以使用并接二级管来进行处理，效果也不错，

32、如1N4148等（抗冲击较好）。4：在总线达到产生传输线效应的长度后，应考虑对传输线进行匹配，一般采用的方式有始端匹配、终端匹配等。始端匹配是在芯片的输出端串接电阻，目的是防止信号畸变和地弹反射，特别当总线要透过接插件时，尤其须做始端匹配。内部带串联阻尼电阻的器件相当于始端匹配，由于其阻值固定，无法根据实际情况进行调整，在多数场合对于改善信号质量收效不大，故此不建议推荐使用。始端匹配推荐电阻值为1051，在实际使用中可根据IBIS模型模拟仿真确定其具体值。由于终端匹配网络加重了总线负载，所以不应该因为匹配而使Buffer的实际驱动电流大于驱动器件所能提供的最大Source、Sink电流值。名师

33、资料总结-精品资料欢迎下载-名师精心整理-第 14 页，共 49 页 -应选择正确的终端匹配网络，使总线即使在没有任何驱动源时，其线电压仍能保持在稳定的高电平。5：要注意高速驱动器件的电源滤波。如ABT、LVT 系列芯片在布线时，建议在芯片的四组电源引脚附近分别接0.1 或 0.01 电容。6：可编程器件任何电源引脚、地线引脚均不能悬空；在每个可编程器件的电源和地间要并接0.1uF的去耦电容，去耦电容尽量靠近电源引脚，并与地形成尽可能小的环路。7：收发总线需有上拉电阻或上下拉电阻，保证总线浮空时能处于一个有效电平，以减小功耗和干扰。8：时钟、复位等引脚输入往往要求较高电平，必要时可上拉电阻。9

34、：注意不同系列器件是否有带电插拔功能及应用设计中的注意事项。10：注意电平接口的兼容性。选用器件时要注意电平信号类型，对于有不同逻辑电平互连的情况，请遵守本规范的相应的章节的具体要求。11：在器件工作过程中，为保证器件安全运行，器件引脚上的电压及电流应严格控制在器件手册指定的范围内。逻辑器件的工作电压不要超出它所允许的范围。12：逻辑器件的输入信号不要超过它所能允许的电压输入范围，不然可能会导致芯片性能下降甚至损坏逻辑器件。13：对开关量输入应串电阻，以避免过压损坏。14：对于带有缓冲器的器件不要用于线性电路，如放大器。5、TTL、CMOS器件的互连5.1：器件的互连总则在某些单板上，有时需要

35、在某些逻辑电平的器件之间进行互连。在不同逻辑电平器件之间进行互连时主要考虑以下几点：1：电平关系，必须保证在各自的电平范围内工作，否则，不能满足正常逻辑功能，严重时会烧毁芯片。2：驱动能力，必须根据器件的特性参数仔细考虑，计算和试验，否则很可能造成隐患，在电源波动，受到干扰时系统就会崩溃。3：时延特性，在高速信号进行逻辑电平转换时，会带来较大的延时，设计时一定要充分考虑其容限。4：选用电平转换逻辑芯片时应慎重考虑，反复对比。通常逻辑电平转换芯片为通用转换芯片，可靠性高，设计方便，简化了电路，但对于具体的设计电路一定要考虑以上三种情况，合理选用。对于数字电路来说，各种器件所需的输入电流、输出驱动

36、电流不同，为了驱动大电 流器件、远距离传输、同时驱动多个器件，都需要审查电流驱动能力：输出电流应大于负载所需输入电流；另一方面，TTL、CMOS、ECL等输入、输出电平标准不一致，同时采用上述多种器件时应考虑电平之间的转换问题。我们在电路设计中经常遇到不同的逻辑电平之间的互连，不同的互连方法对名师资料总结-精品资料欢迎下载-名师精心整理-第 15 页，共 49 页 -电路造成以下影响：对逻辑电平的影响。应保证合格的噪声容限（VohminVihmin0.4V，VilmaxVolmax 0.4V)，并且输出电压不超过输入电压允许范围。对上升/下降时间的影响。应保证Tplh和Tphl满足电路时序关系

37、的要求和EMC 的要求。对电压过冲的影响。过冲不应超出器件允许电压绝对最大值，否则有可能导致器 件损坏。TTL 和 CMOS 的逻辑电平关系如下图所示：图：TTL 和 CMOS 的逻辑电平关系图图：低电压逻辑电平标准3.3V的逻辑电平标准如前面所述有三种，实际的3.3V TTL/CMOS 逻辑器件的输入电平参 数 一 般 都 使 用LVTTL 或 3.3V 逻 辑 电 平 标 准（一 般 很 少 使 用LVCMOS 输入电平），输出电平参数在小电流负载时高低电平可分别接近名师资料总结-精品资料欢迎下载-名师精心整理-第 16 页，共 49 页 -电 源 电 压 和地 电 平（类 似 LVCMO

38、S 输 出 电 平），在 大 电 流 负 载 时 输 出 电平 参 数 则接 近 LVTTL 电 平 参 数，所 以 输 出 电 平 参 数 也 可 归 入 3.3V逻辑电平，另外，一些公司的手册中将其归纳如LVTTL 的输出逻辑电平，也可以。在下面讨论逻辑电平的互连时，对3.3V TTL/CMOS 的逻辑电平，我们就指的 是3.3V逻辑电平或 LVTTL 逻辑电平。常 用 的TTL 和CMOS 逻 辑 电 平 分 类 有：5VTTL、5V CMOS、3.3VTTL/CMOS、3.3V/5V Tol.、和 OC/OD 门。其中：3.3V/5V Tol.是指输入是 3.3V逻辑电平，但可以忍受5

39、V电压的信号输入。3.3V TTL/CMOS 逻辑电平表示不能输入5V信号的逻辑电平，否则会出问题。注意某些 5V的CMOS 逻辑器件，它也可以工作于3.3V的电压，但它与真正的3.3V器件（是 LVTTL 逻辑电平）不同，比如其VIH 是2.31V（0.73.3V，工作于 3.3V）（其实是LVCMOS 逻辑输入电平），而不是2.0V，因而与真正的3.3V器件互连时工作不太可靠，使用时要特别注意，在设计时最好不要采用这类工作方式。值得注意的是有些器件有单独的输入或输出电压管 脚，此管脚接 3.3V的电压时，器件的输入或输出逻辑电平为3.3V的逻辑电平信号，而 当它 接5V电压时，输入或输出的

40、逻辑电平为5V的逻辑电平信号，此时应该按该管 脚上接的电压的值来确定输入和输出的逻辑电平属于哪种分类。对于可编程器件（EPLD和 FPGA）的互连也要根据器件本身的特点进行处理。以上 5种逻辑电平类型之间的驱动关系如下表：输入5VTTL3.3V/5V Tol.3.3VTTL/CMOS5VCMOS5V TTL3.3VTTL/CMOS5V CMOS输出OC/OD上 拉上 拉上拉上拉上表中打钩（）的表示逻辑电平直接互连没有问题，打星号（）的表示 要做 特别处理。对于打星号（）的逻辑电平的互连情况，具体见后面说明。一般对于高逻辑电平驱动低逻辑电平的情况如简单处理估计可以通过串接101K欧的电阻来实现，

41、具体阻值可以通过试验确定。从 上 表 可看 出 OC/OD 输 出 加 上 拉 电 阻 可 以 驱 动 所 有 逻 辑 电 平，5VTTL 和 3.3V/5V.可以被所有逻辑电平驱动。所以如果您的可编程逻辑器件有富裕的管脚，优先使用其OC/OD 输出加上拉电阻实现逻辑电平转换；其次才用以下专门的逻辑器件转换。对 于 其 他的 不能 直 接 互连 的 逻辑 电平，可 用下名师资料总结-精品资料欢迎下载-名师精心整理-第 17 页，共 49 页 -列 逻 辑 器件 进 行处 理。TI的AHCT 系列器件为 5V TTL输入、5V CMOS 输出。TI的 LVC/LVT 系列器件为TTL/CMOS

42、逻辑电平输入、3.3V TTL（LVTTL）输出，也可以用双轨 器件替代。需要注意的是：不是所有的LVC/LVT 系列器件都能够运行 5V TTL/CMOS 输入，一般只有带后缀A的和 LVCH/LVTH 系列的可以，具体可以参考其器件手册。5.2：5V TTL 门作驱动源驱动 3.3V TTL/CMOS通过 LVC/LVT 系列器件（为 TTL/CMOS 逻辑电平输入，LVTTL 逻辑电平输出）进行转换。驱动 5V CMOS可以使用上拉 5V电阻的方式解决，或者使用 AHCT 系列器件（为 5V TTL输入、5V CMOS输出）进行转换。5.3：3.3VTTL/CMOS 门作驱动源驱动 5V

43、 CMOS使用 AHCT 系列器件（为 5V TTL输入、5V CMOS 输出）进行转换（3.3V TTL电平（LVTTL）与 5V TTL电平可以互连）。5.4：5V CMOS 门作驱动源驱动 3.3V TTL/CMOS通过 LVC/LVT 器件（输入是 TTL/CMOS 逻辑电平，输出是 LVTTL 逻辑电平）进行转换。5.5：2.5VCMOS 逻辑电平的互连现在使用 2.5V电压的芯片和逻辑器件也会越来越多，这里简单谈一下2.5V逻辑电平与其他电平的互连，主要是谈一下2.5V逻辑电平与 3.3V逻辑电平的互连。（注意：对于某些芯片，由于采用了优化设计，它的2.5V管脚的逻辑电平可以和3.

44、3V的逻辑电平互连，此时就不需要再进行逻辑电平的转换了。）1：3.3V TTL/CMOS 逻辑电平驱动2.5V CMOS逻辑电平2.5V的逻辑器件有LV、LVC、AVC、ALVT、ALVC 等系列，其中前面四种系列器件工作在2.5V时可以容忍 3.3V的电平信号输入，而ALVC 不行，所以可以使用名师资料总结-精品资料欢迎下载-名师精心整理-第 18 页，共 49 页 -LV、LVC、AVC、ALVT 系列器件来进行3.3V TTL/CMOS 逻辑电平到 2.5V CMOS逻辑电平的转换。2：2.5V CMOS 逻辑电平驱动3.3V TTL/CMOS 逻辑电平2.5V CMOS逻辑电平的 VO

45、H 为2.0V，而3.3V TTL/CMOS 的逻辑电平的VIH 也为2.0V，所以直接互连的话可能会出问题（除非3.3V的芯片本身的VIH 参数明确降低了）。此时可以使用双轨器件SN74LVCC3245A 来进行 2.5V逻辑电平到 3.3V逻辑电平的转换，另外，使用OC/OD 们加上拉电阻应该也是可以的。6、ECL器件的原理和特点6.1：ECL器件的原理ECL电路（Emitter Coupled Logic，即发射极耦合逻辑电路）是一种非饱和型的数字逻辑电路。与DTL、TTL、STTL等逻辑电路不同，ECL电路内部的晶体管工作在线性区或截止区，从根本上消除了限制速度提高的少数载流子的“存储

46、时间”。因此，它是现有各种逻辑电路中速度最快的一种电路形式，也是目前 唯 一 能 够 提 供 亚 毫 微 秒 开 关 时 间 的 实 用 电 路。目 前 ECL 厂 商 主 要 为MOTOROLA 和SYNERGY，FAIRCHILD 仅生产 300系列。1、基本门电路的结构:典型的 ECL 基本门电路的结构由三部分组成：差分放大器输入电路：温度电压补偿（跟踪）偏压网络（参考源）和射极跟随器输出电路。典型的 ECL 电路输入原理图名师资料总结-精品资料欢迎下载-名师精心整理-第 19 页，共 49 页 -典型的 ECL 电路输出原理图ECL电路一般能用于驱动传输线，因此通常设计成射极开路输出的

47、形式。此时，传输线的终端匹配电阻RL即为输出负载。ECL电路采用负电源工作，其各个 逻辑电平参数的值相对于VCC（地电平）是不变的（只与VCC 有关，随 VCC 而变化），其相关参数如下：VCC=0V，VEE=-5.2 V，VBB-1.30 VVOH-0.88 V，VOL-1.72 VVIH-1.24 V，VIL-1.36 V。ECL电路主要应用于各类高速数字通信系统中。LVECL 电平器件：随 着 技 术 的 发 展，又 出 现 了 LVECL 逻辑 电 平 器 件，它 是 将 VEE电源 由-5.2V 调 整 为-3.3V或者是-2.5V，这样做可以降低器件的功耗，利于电路设计的器件的互连

48、。由于VCC的电平为地电平（0V）未变，而其他的电平是相对于此VCC 电平的，所以其他的电平值（如VBB、VOH、VOL、VIH、VIL 等）也都未改变。6.2：ECL电路的特性ECL电路是根据高速噪声数字的应用要求设计的，它具有以下独特的优点：（1）、速度快速度快是高速数字系统设计者广泛采用ECL电路的一个重要原因。ECL基本门电路的典型传输延迟时间已达到亚毫微秒量级，其触发器、计数器的工作频率也在1GHz范围。因此，一个ECL系统与等效的TTL系统相比，其工作速度至少可以快一倍以上。（2）、逻辑功能强ECL电路能同时提供互补逻辑输出，这样不仅可以节省系统所用的组件数，减小系统功耗，而且由于

49、互补输出具有相同的传输延迟时间，因此可以消除一般逻辑电路中为产生互补逻辑功能而设置反相器所增加的时间延迟，进而提名师资料总结-精品资料欢迎下载-名师精心整理-第 20 页，共 49 页 -高了系统的速度。（3）、驱动能力很强，扇出能力高ECL电路是射极跟随器输出，驱动能力很强。其输入阻抗高（通常约10K），输出阻抗低（约7），这种特点允许电路有高的扇出能力。（4）、噪声低系统噪声的大小直接与噪声源的能量、逻辑 的消 噪性能和互连线的阻抗等有关。就噪声的产生来说，ECL电路的内部噪声较小。（5）、便于数据传输ECL 电路具有互补、大电流驱动能力输出特别适合于以差分方式驱动和接收双绞线或其它平衡线

50、上的信号。ECL 电 路 的差分线 接收器具有1V 或者更大的共态噪声抑制能力。这 是因为差分工作时，耦合到双绞线上的任何噪声一般是等同地出现在该双绞线的每股线上（共态），即串扰是等同 地被线拾取，而接收器只响应两条线上的电压差，所以可 大大抑制引线串 扰的影响，从而易于实现远距离的数据传输。驱动同轴电缆时，其距离只 受电 缆频带宽度的限制，而且可以改善系统的性能，驱动双绞线的长度可以在300m(约 1000ft)以上，并且较同轴电缆经济。除了上面介绍的主要特点以外，ECL电路的结构还提供了其它若干有益的特性，它们是：（1）可以简化电源。（2）逻辑功能变化范围宽，适应性强。（3）由频率提高引起