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1、精品_精品资料_一、数字电路的进展与可编程器件的显现 高效、低耗、高精度、高稳固、智能化.二、 PLD 的进展态势向高集成度、高速度方向进展向低电压和低功耗方向进展, 5V-3.3V- 2.5V- 1.8V -更低向数、模混合可编程方向进展三、可编程规律器件的分类按集成密度划分为4.1.2 PLD 的结构、表示方法2. PLD 的规律符号表示方法硬线连接单元 加号中间为大黑点 被编程接通单元（加号中间为乘号） 被编程擦除单元（加号）可编辑资料 - - - 欢迎下载精品_精品资料_3. 编程连接技术（1） ）熔丝Fuse和反熔丝 Anti-fuse 编程技术 熔丝编程技术是用熔丝作为开关元件,这
2、些开关元件平常（在未编程时）处于连通状态,加电编程时,在不需要连接处将熔丝熔断,保留在器件内的熔丝模式打算相应器件的规律功能.反熔丝编程技术也称熔通编程技术,这类器件是用逆熔丝作为开关元件.这些开关元件在未编程时处于开路状态,编程时, 在需要连接处的逆熔丝开关元件两端加上编程电压,逆熔丝将由高阻抗变为低阻抗,实现两点间的连接,编程后器件内的反熔丝模式打算了相应器件的规律功能.（2） ） SRAM 编程技术FPGA 器件中采纳的主要编程工艺之一.SRAM 型的 FPGA 是易失性的,断电后其内部编程数据（构造代码）将丢失,需在外部配接ROM 存放 FPGA 的编程数据.可反复编程,实现系统功能的
3、动态重构每次上电需重新下载,实际应用时需外挂EEPROM 用于储存程序4. 低密度可编程规律器件 LDPLD:Low-Density PLD(1) PROMProgrammable ROM可编程只读储备器20 世纪 70 岁月初.与阵列固定,或阵列可编程.(2) PLA Programmable Logic Array可编程规律阵列20 世纪 70 岁月初.与阵列、或阵列都可编程.(3) PAL Programmable Array Logic可编程阵列规律20 世纪 70 岁月末. 与阵列可编程,或阵列固定.(4) GAL Generic Array Logic 20 世纪 80 岁月初.大
4、部分与阵列可编程,或阵列固定.PROM利用效率低实现组合规律函数：将函数写为最小项之和形式,将对应的与项或起来即可.容量与门数或门数2nmPAL专用输出结构特点：或非门输出或互补输出常用器件： PAL16L8, PAL20L10等可编辑资料 - - - 欢迎下载精品_精品资料_可编程输入 / 输出结构（ 1）端口既可做输入也可做输出（ 2）做输出端口时,输出信号又可被反馈到输入,构成简洁的触发器寄存器输出结构(1) 增加了 D 触发器 ,整个 PAL 的全部 D 触发器共用一个时钟和输出访能信号.(2) 可构成同步时序规律电路异或输出结构增加了异或门,使时序规律电路的设计得到简化.4.2 CP
5、LD 和 FPGA 的结构和特点一、PLD 的进展历程、EPROM、EEPROM只能完成简洁的数字规律功能、GAL 、PLAPLD 能以乘积和的形式完成大量的组合规律功能规模较小 、FPGA设计与制造集成电路的任务已不完全由半导体厂商来独立承担.CPLD ： Complex Programmable Logic Device 复杂的可编程规律器件.专指那些集成规模大于1000 门以上的可编程规律器件. ROM 型器件停电数据可储存.FPGA ：Field Programmable Gate Array 现场可编程门阵列.它是一种由掩膜可编程门阵列和可编程规律器件两者演化而来的通用型用户可编程器
6、件.RAM 型器件停电数据不行储存,须与储备器连用.可编辑资料 - - - 欢迎下载精品_精品资料_1,基本结构4.2.2 CPLD/FPGA 的特点可编辑资料 - - - 欢迎下载精品_精品资料_CPLD集总式互连可编程规律宏单元 LMC ,Logic Macro Cell （结构较复杂） 复杂的 I/O 掌握块（完成芯片上规律与外部封装脚的接口）规律单元之间采纳连续式互连结构 （固定长度的金属线） 内部延时时间固定, 可猜测FPGA分布式互连可编程规律功能块（实现用户功能的基本单元）可编程 I/O 块（完成芯片上规律与外部封装脚的接口）规律单元之间采纳分段式互连结构（不同长度的金属线）内部
7、延时时间不固定,猜测性差2,编程工艺CPLDFPGA反熔丝（ Actel ）（Xillinx ）3,器件规模（左 CPLD, 右 FPGA ）集成规模小（最大数万门）大（最高达百万门） 单元粒度大（ PAL 结构）小（ PROM 结构）互连方式集总总线分段总线、长线、专用互连编程工艺EPROM、SRAM EEROM、Flash编程类型ROM 型RAM 型,须与储备器连用可编辑资料 - - - 欢迎下载精品_精品资料_4.2.3 复杂可编程规律器件（ CPLD ）的结构和基本原理一般全部超过某一集成度（如 1000 门以上）的 PLD 器件都称为 CPLD可以把 CPLD 的基本结构看成由 可编
8、程规律阵列（ LAB ）、可编程 I/O 掌握模块、可编程内部连线（ PIA ）等三部分组成.一、 复杂可编程规律器件（ CPLD ）的结构1可编程规律阵列（ LAB ）可编程规律阵列又如干个可 编程规律宏单元 （Logic Macro Cell , LMC ）组成, LMC 内部主要包括与阵列、或阵列、可编程触发器和多路挑选器等电路, 能独立的配置为时序或组合工作方式.（1） ）乘积项共享结构在 CPLD 的宏单元中, 假如输出表达式的与项较多, 对应的或门输入端不够用时,可以借助可编程开关将同一单元 （或其他单元） 中的其他或门与之联合起来使用,或者在每个宏单元中供应未使用的乘积项给其他宏
9、单元使用.（2） ）多触发器结构早期可编程器件的每个输出宏单元（ OLMC）只有一个触发器,而 CPLD 的宏单元内通常含两个或两个以上的触发器,其中只有一个触发器与输出端相连,其余触发器的输出不与输出端相连, 但可以通过相应的缓冲电路反馈到与阵列,从而与其他触发器一起构成较复杂的时序电路.这些不与输出端相连的内部触发器就称为“隐埋”触发器.这种结构可以不增加引脚数目,而增加其内部资源.（3） ）异步时钟早期可编程器件只能实现同步时序电路, 在 CPLD 器件中各触发器的时钟可以异步工作,有些器件中触发器的时钟仍可以通过数据挑选器或时钟网络进行选 择.此外, OLMC 内触发器的异步清零和异步
10、置位也可以用乘积项进行掌握, 因而使用更加敏捷.2. 可编程 I/O 单元（ IOC）CPLD 的 I/O 单元是内部信号到 I/O 引脚的接口部分.依据器件和功能的不同,各种器件的结构也不相同.由于阵列型器件通常只有少数几个专用输入端, 大部分端口均为 I/O 端,而且系统的输入信号通常需要锁存.因此I/O 常作为一个独立单元来处理.3. 可编程内部连线（ PIA）作用是在各规律宏单元之间以及规律宏单元和I/O 单元之间供应互连网络.这种互连机制有很大的敏捷性, 它答应在不影响引脚安排的情形下转变内部的设计.可编辑资料 - - - 欢迎下载精品_精品资料_4.2.4 现场可编程门阵列（ FP
11、GA ）的结构和基本原理FPGA 具有更高的集成度、更强的规律实现才能和更好的设计敏捷性.FPGA 器件具有 高密度、高速率、系列化、标准化、小型化、多功能、低功耗、低成本,设计敏捷便利,可无限次反复编程,并可现场模拟调试验证等特点.一、 FPGA 的基本结构（1） CLB ：分布于芯片中心,实现规模不大的组合、时序电路.（2） IOB ：分布于芯片四周,实现内部规律电路与芯片外部引脚的连接.（3） IR ：包括不同类型的金属线、可编程的开关矩阵、可编程的连接点.经编成实现 CLB 之间, CLB 与 IOB 之间的连接.（4） SRAM: 存放 CLB 、IOB 以及互连开关的编程数据.断电
12、时, SRAM 信息丢失, FPGA 不能实现任何功能.每次通电时,需给SRAM“装载”信息,自动完成.信息存放在 EPROM.SRAM 的特点：牢靠,抗干扰才能强,综合测试才能强.1. 可编程规律块（ CLB ）CLB 主要由规律函数发生器、触发器、数据挑选器等电路组成.规律函数发生器主要由查找表 LUTlook up table 构成2. 输入/输出模块（ IOB ）IOB 主要由输入触发器、输入缓冲器和输出触发锁存器、输出缓冲器组成, 每个 IOB 掌握一个引脚,它们可被配置为输入、输出或双向I/O 功能.3. 可编程互连资源（ PIR ）PIR 由很多金属线段构成,这些金属线段带有可编
13、程开关,通过自动布线实现各种电路的连接.实现 FPGA 内部的 CLB 和 CLB之间 、CLB 和 IOB 之间的连接.二、CPLD 与 FPGA 的区分CPLDFPGA内部结构Product termLook up Table程序储备内部 EEPROMSRAM,外挂 EEPROM资源类型组合电路资源丰富触发器资源丰富集成度低高使用场合完成掌握规律能完成比较复杂的算法速度慢快其他资源EAB,锁相环保密性可加密一般不能保密可编辑资料 - - - 欢迎下载精品_精品资料_FPGA 采纳 SRAM 进行功能配置,可 重复编程 ,但系统掉电后, SRAM 中的数据丢失 .FPGA 器件含有 丰富的触
14、发器资源 ,易于实现时序规律,假如要求实现较 复杂的组合电路 就需要几个 CLB 结合起来实现. CPLD 的与或阵列结构,使其适于实现大规模的组合功能,但触发器资源相对较少.FPGA 为细粒度结构 ,CPLD 为粗粒度结构 .FPGA 内部有丰富连线资源, CLB 分块较小 ,芯片的利用率较高 .CPLD 的宏单元的与或阵列较大, 通常不能完全被应用, 且宏单元之间主要通过高速数据通道连接,其容量有限, 限制了器件的敏捷布线,因此 CPLD 利用率较 FPGA 器件低.FPGA 为非连续式布线 ,CPLD 为连续式布线 .FPGA 器件在每次编程时实现的规律功能一样,但走的路线不同,因此 延时不易掌握 .CPLD 的连续式互连结构利用具有同样长度的一些金属线实现规律单元之间的互连.连续式互连结构排除了分段式互连结构在定时上的差异, 并在规律单元之间供应快速且具有固定延时的通路. CPLD 的延时较小.可编辑资料 - - - 欢迎下载