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1、设计规则检查DRC及一致性检查LVS工具,2013年03月26日,主要内容,设计规则检查DRC (Design Rule Check) 一致性检查LVS (Layout Versus schematic) 后仿真（Post-Simulation） 演示,浙大微电子,2/61,浙大微电子,3/61,版图绘制要根据一定的设计规则来进行，也就是说一定要通过DRC（Design Rule Check）检查。 编辑好的版图通过了设计规则的检查后，有可能还有错误，这些错误不是由于违反了设计规则，而是可能与实际线路图不一致造成。版图中少连了一根连线这样的小毛病对整个芯片来说都是致命的，所以编辑好的版图还要通
2、过LVS（Layout Versus Schematic）验证。 编辑好的版图通过寄生参数提取程序来提取出电路的寄生参数，电路仿真程序可以调用这个数据来进行后仿真。,浙大微电子,4/61,schematic,Pre-sim,DRC,LVS,Post-sim,layout,浙大微电子,5/61,DRC Design Rule Check,浙大微电子,6/61,DRC基本概念,DRC 是为了保证版图满足流片厂的设计规则。 模拟版图和自动布局布线工具产生版图都需要进行DRC。,DRC流程,浙大微电子,7/61,Design Rule的简介,检查版图设计与工艺规则的一致性 基本设计规则包括各层的宽度、
3、间距及不同层次之间的间距、包含关系等 Design Rule的规定是基于工艺的变化而变化的 在特殊的设计需求下，Design rule允许部分的弹性。但是设计人员需掌握违背了rule对电路的影响,浙大微电子,8,DRC中常见术语,浙大微电子,9,浙大微电子,10,浙大微电子,11,DRC工具简介,Mentor Calibre Cadence Dracula Synopsys Hercules,浙大微电子,12/61,Calibre DRC流程,1.DRC文件准备 2.启动软件 3.打开版图 4.Calibre 设置 5.Check 6.查看结果 7.修改保存再进行第5步，直到没有错误（密度错误
4、除外）,浙大微电子,13/61,DRC文件准备,去流片厂网站下载最新版本DRC文件 SmicDR2R_cal40_log_ll_sali_p1mx_1tm_121825.drc 路径/home/smic/SMIC40nmPDK/SPDK40LL_1125_CDS_Prev1.3.3/SPDK40LL_1125_1TM_CDS_Prev1.3.3/smic40ll_1125_1tm_cds_1P7M_2011_10_25_Prev1.3.3/Calibre/DRC,浙大微电子,14/61,软件启动,与启动Cadence软件一样 进入要启动软件的目录 cd fsk (自己起的名字) source
5、/opt/demo/cdsmmsim7_cal11.env icfb&,浙大微电子,15/61,打开版图,浙大微电子,16/61,注意：ppt中部分操作步骤是通过动画展示的，请用放映模式观看。,启动Calibre并设置1/2,浙大微电子,17/61,启动Calibre并设置1/2,/home/smic/SMIC40nmPDK/SPDK40LL_1125_CDS_Prev1.3.3/SPDK40LL_1125_1TM_CDS_Prev1.3.3/smic40ll_1125_1tm_cds_1P7M_2011_10_25_Prev1.3.3/Calibre/DRC,浙大微电子,18/61,启动Ca
6、libre并设置1/2,浙大微电子,19/61,启动Calibre并设置1/2,浙大微电子,20/61,启动Calibre并设置1/2,浙大微电子,21/61,RUN DRC,启动Calibre并设置2/2,浙大微电子,22/61,结果查看,绿色对号 表示此项 检查通过 红色叉号 表示此项 检查有误,错误情况说明,双击上图数字，可以进行错误定位,浙大微电子,23/61,只显示出错项目,去掉次复选框,浙大微电子,24/61,演示,浙大微电子,25/61,LVS Layout Versus schematic,浙大微电子,26/61,通过DRC的版图还需要进行LVS也就是版图和线路图比较。 实际上
7、就是从版图中提取出电路的网表来，再与线路图的网表比较。,浙大微电子,27/61,浙大微电子,28/61,版图电路图一致性检查LVS,LVS 目的就是为了检查版图与电路图或者数字网表一致。 有三种LVS形式： 版图对模拟电路图 版图对数字网表 版图对混合网表（既有数字网表，又有模拟电路图）,浙大微电子,29/61,版图对模拟电路图LVS,1.准备LVS文件 2.打开电路图及版图 3.启动Calibre 4.设置 5.核对 6.查看结果 7.如果有错，修改版图并保存，返回第5步，直到出现笑脸。,浙大微电子,30/61,LVS文件准备,去流片厂网站下载最新版本LVS文件 SmicSP1R_cal40
8、_LL_sali_p1mtx_11182533.lvs 路径/home/smic/SMIC40nmPDK/Calibre/LVS/,浙大微电子,31/61,打开电路图及版图,启动Cadence软件 打开要做LVS的电路图和版图,浙大微电子,32/61,打开版图,浙大微电子,33/61,启动Calibre并设置1/2,浙大微电子,34/61,/home/smic/SMIC40nmPDK/SPDK40LL_1125_CDS_Prev1.3.3/SPDK40LL_1125_1TM_CDS_Prev1.3.3/smic40ll_1125_1tm_cds_1P7M_2011_10_25_Prev1.3.
9、3/Calibre/LVS,浙大微电子,35/61,浙大微电子,36/61,第一次做选择从schematic导出模拟网表，下次再做不需要选中次选项，只用在上面Files中输出第一次导出的模拟网标，,浙大微电子,37/61,浙大微电子,38/61,RUN LVS,浙大微电子,39/61,结果查看,浙大微电子,40/61,结果查看,浙大微电子,41/61,演示,浙大微电子,42/61,后仿真 Post Simulation,浙大微电子,43/61,提取版图中的寄生参数并将其代入电路中进行仿真。这就是我们所说的后仿真。,浙大微电子,44/61,打开版图,浙大微电子,45/61,启动Calibre并设
10、置1/2,浙大微电子,46/61,/home/pdk/smic40llrf_1125_2tm_cds_1P8M_2012_10_30_v1.4/Calibre/LVS/SmicSP1RR1R_cal40_LLRF_sali_plmtx_11182533_V1.4_1R_XRC.lvs,浙大微电子,47/61,浙大微电子,48/61,netlist选择生成格式为spectre，name从layout来,浙大微电子,49/61,RUN PEX,浙大微电子,50/61,生成三个文件，其中*.netlist是主文件，包含版图本身的元件，在主文件中有两个include语句，将两个寄生参数文件包含进来 若
11、采用spectre仿真器，需将三个文件都加上.scs的后缀（在主文件的include中也要做相应的修改）,浙大微电子,51/61,*.netlist文件的修改 Include前添加： library * section tt End后添加： endsection tt endlibrary * *可以是任意字符，注意前后一致即可,浙大微电子,52/61,打开symbol视图，Design-Save as View Name修改为spectre post simulation时调用这个symbol，在model库中添加提取出来的.netlist.scs file,浙大微电子,53/61,修改symbol的CDF参数,浙大微电子,54/61,在Component Parameters中选择Add，在弹出的对话框中，name项填写Model，prompt项填写Model Name，点击OK保存。,浙大微电子,55/61,浙大微电子,56/61,建立后仿环境,后仿设置,浙大微电子,57/61,浙大微电子,58/61,浙大微电子,59/61,演示,浙大微电子,60/61,END,浙大微电子,61/61,