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1、数字系统设计基础实验报告 实验名称： 1.组合电路设计_ 2.失序电路设计_ 3.计数器的设计_ 4.原理图设计加法器 学 号：_ 08093342_ _ 姓 名：_ 姚 伟_ 班 级: _ 计科09-1班_ 老 师：_ _中国矿业大学计算机学院2011年10月27日实验一：组合电路的设计一 实验目的熟悉Quartus的VHDL文本设计流程全过程，学习简单组合电路的设计、仿真和硬件测试。二 实验任务任务1：利用Quartus完成2选1多路选择器的文本编辑输入和仿真测试等步骤，得出仿真波形。最后在试验系统上进行硬件测试，验证本项设计的功能。任务2：将此多路选择器看成是一个元件mux21a，利用元
2、件例化语句描述电路图，并将此文件放在同一目录中。对于任务中的例子分别进行编译、综合、仿真，并对其仿真波形作出分析说明。三 实验过程1. 新建一个文件夹，取名CNT10。2. 输入源程序。3. 文件存盘，文件名为cnt10，扩展名为.vhd。4. 创建工程，按照老师要求对软件进行设置。5. 进行失序仿真，得到仿真图形。四 实验程序任务1：entity CNT10 IS port (a,b,s:in bit; y:out bit);end entity CNT10;architecture one of CNT10 is beginprocess (a,b,s) if s=0 then y=a;
3、else y=b; end if;end process;end architecture one;任务2： LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;ENTITY MUXK IS PORT (s0,s1: in STD_LOGIC; a1,a2,a3: in STD_LOGIC; outy: out STD_LOGIC );END ENTITY MUXK;ARCHITECTURE double OF MUXK IS SIGNAL tmpout,tmp:STD_LOGIC;BEGINu1: PROCESS(s0,a2,a3,tmp) BEGIN IF s
4、0=0 then tmp=a2; else tmp=a3; END IF ;END PROCESS u1 ;u2: PROCESS(s1,a1,tmp,tmpout) BEGIN IF s1=0 then tmpout=a1; else tmpout=tmp; END IF ; END PROCESS u2 ;outy=tmpout;END ARCHITECTURE double;五 实验结果 任务1： 任务2：六 实验体会在课堂上对于“EDA与VHDL”这门课的用处及用法一直一知半解，课上对于一些编程也是学的很模糊，因为学习过模拟电路与数字电路，所以总认为器件仿真要用电脑模拟器件或者直接用实
5、物，但是通过本次实验对Quartus的初步接触，了解了其功能的强大。通过实验我初步掌握了软件的使用技巧，对下节课的实验打下了很好的基本功。实验二：时序电路设计一 实验目的熟悉Quartus的VHDL文本设计过程，学习简单时序电路的设计、仿真和测试。二 实验任务任务1：设计触发器，给出程序设计、软件编译、仿真分析、硬件测试及详细实验过程。任务2：设计锁存器，同样给出程序设计、软件编译、仿真分析、硬件测试及详细实验过程。三 实验过程a) 新建一个文件夹，取名second。b) 输入源程序。c) 文件存盘，文件名为second，扩展名为.vhd。d) 创建工程，按照老师要求对软件进行设置。e) 进行
6、失序仿真，得到仿真图形。四 实验程序任务1： library ieee;use ieee.std_logic_1164.all;entity second isport(clk,d:in std_logic; q:out std_logic);end;architecture bhv of second issignal q1:std_logic;begin process(clk,q1) begin if clkevent and clk =1 then q1=d; end if; end process; q=q1; end bhv; 任务2： library ieee;use ieee.
7、std_logic_1164.all;entity suocun is port (clk,d:in std_logic; q:out std_logic);end;architecture bhv of suocun isbegin process (clk,d) begin if clk=1 then q0); elsif clkevent and clk=1 then if en=1 then if cqi0); end if; end if; end if; if cqi=9 then cout=1; else cout=0; end if; cqNew命令，并选择Block Diag
8、ram/Schematic File选项，打开原理图编辑窗口。b) 右击鼠标，选择Insert-Symbol命令，在窗口中点击“”按钮找到基本单元库路径，然后选择原件，编辑原理图。c) 保存所创建的原理图，文件取名为banjia.bdf。d) 选择File-Create/Update-Create Symbol File for Current File命令，将上述得到的文件变成一个元件符号存盘，留着设计全加器调用。e) 在打开一个原理图编辑窗口，调用半加器元件后对全加器进行设计，然后存盘，取名为quanjia.bdf。f) 然后按照以前的步骤创建名为quanjia的工程，并得到时序仿真波形。
9、g) 全加器设计：设计8位全加器即把一位全加器转变为一个元件符号存盘，然后按照一位全加器设计方法，利用8个一位全加器连接，构成一个8位全加器。四 实验程序及原理图任务1： 半加器程序：LIBRARY ieee;USE ieee.std_logic_1164.all; LIBRARY work;ENTITY banjia IS PORT(a : IN STD_LOGIC;b : IN STD_LOGIC;co : OUT STD_LOGIC;so : OUT STD_LOGIC);END banjia;ARCHITECTURE bdf_type OF banjia IS SIGNALSYNTHE
10、SIZED_WIRE_0 : STD_LOGIC;BEGIN或门程序：library ieee;use ieee.std_logic_1164.all;entity or2a is port(a,b:in std_logic; c:out std_logic);end entity or2a;architecture one of or2a is begin c ain, b = bin, so = SYNTHESIZED_WIRE_2, co = SYNTHESIZED_WIRE_0);b2v_inst1 : banjiaPORT MAP(a = SYNTHESIZED_WIRE_0, b
11、= cin, so = SYNTHESIZED_WIRE_1, co = sum);cout = SYNTHESIZED_WIRE_1 OR SYNTHESIZED_WIRE_2;END bdf_type;半加器原理图：元件符号存盘：全加器原理图： 元件符号存盘： 8位全加器原理图：五 实验结果任务1：任务2：六 实验体会本次实验内容比较多，也比较复杂，一开始并不是很清楚该怎么做，也犯过很多错误，最后经过多次问老师，在老师的指导下，明白了一些脉络。由于对8位全加器的设计很陌生，所以在网上查了许多资料，通过一点一点学习，掌握了一些基本原理。虽然这次实验用了很长时间，并且效果也并不怎么好，但是总体来说，收获还是很多的。总体收获通过以上四次实验，不但增强了我的动手能力，对EDA的编程熟练了许多，更主要的是建立了我对这门课程的兴趣，非常有助于我在今后对于专业课的强化学习。感谢这次实验，真的让我收获很多，给了我自信。