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1、-多功能数字钟设计-第 13 页EDA设计（二）多功能数字钟设计姓名： 学号：院系：电光学院指导老师： 完成时间：2012目录摘要3一、实验设计内容及要求41、内容42、设计基本要求43、设计提高部分4二、设计方案5三、子模块电路设计61、分频模块6（1）2分频电路6（2）24分频电路7（3）48分频电路8（4）1000分频电路92、计时模块10（1）秒计时电路11（2）分计时电路13（3）时计时电路143、译码显示模块154控制模块17（1）清零电路18（2）保持电路18（3）校分校时电路18四、提高部分设计191、整点报时电路192、星期显示电路21五、调试以及编程下载21六、实验中遇到问
2、题及解决方法22七、实验收获与体会23八、参考文献24摘要本实验借助于Quartus7.0软件设计一个多功能的数字时钟，具有24小时计时、保持、清零、校分校时等基本功能，并在此基础上添加了星期显示、校星期、整点报时、动态显示等附加功能。并利用Quartus进行相应的设计、仿真、调试，最后下载到SmartSOPC实验系统上验证设计的正确性。关键词：多功能数字时钟，Quartus,计时，星期显示，整点报时、动态显示、SmartSOPC。ABSTRACTThis experiment is to design a multifunctional digital clock with quartus.
3、The multifunctional digital clock has varities of the functions like 24-hour timer, keeping,clearing,adjusting time .It also includes additional functions such as week display, chime on integral hour ,dynamic display and so on. we designed and simulated with Quartusand finally downloaded it to the e
4、xperiment platform to test.Key words:multifunctional digital clock,qQuartus,timer,week,chime on integral hour, dynamic display,SmartSOPC.多功能数字钟设计一、实验设计内容及要求1、内容利用QuartusII软件设计一个数字钟，并下载到SmartSOPC实验系统中，可以完成00:00:00到23:59:59的计时功能，并在控制电路的作用下具有保持、清零、快速校时、快速校分、整点报时等功能。2、设计基本要求1) 能进行正常的时、分、秒计时功能，最大计时显示23小时
5、59分59秒。2) 分别由六个数码管显示时分秒的计时。3) K1是系统的使能开关，K1=0正常工作，K1=1时钟保持不变。4) K2是系统的清零开关，K2=0正常工作，K2=1时钟的分、秒全清零。5) 在数字钟正常工作时可以对数字钟进行快速校时和校分。K3是系统的校分开关，K3=0正常工作K3=1时可以快速校分；K4是系统的校时开关，K4=0正常工作，K4=1时可以快速校时。3、设计提高部分1) 时钟具有整点报时功能，当时钟计到5951”时开始报时，在5951”,5953”, 5955”,5957” 时报时频率为512Hz,5959”时报时频率为1KHz。2) 星期显示：星期显示功能是在数字钟
6、界面显示星期，到计时到24小时时，星期上显示的数据进一位。二、设计方案数字钟的原理框图如图1所示，主要由计时电路，脉冲发生电路，较分电路，清零电路，译码显示电路和报时电路组成。计时电路在脉冲电路的作用下，产生24小时的计时，同时较分电路控制计时电路中的使能端进行较分，而清零电路则控制计时电路的清零端实现时钟的清零功能，最终将计时电路的输出数据输入到译码显示电路实现时钟的显示。另外将计时电路的输出数据输入到报时电路中，完成报时功能。计时电路校分校时电路脉冲发生电路译码显示电路报时电路清零电路三、子模块电路设计1、分频模块500HZ2分频1HZ48MHZ1000分频48分频1000分频2HZ1kH
7、Z1000分频24分频 （1）2分频电路2分频电路是通过将D触发器的端与D端接在一起就可以从Q端得到触发器信号的2分频信号，电路图如下：波形图如下：封装模块：（2）24分频电路24分频器可由模为24的计数器构成，由最高位输出即可得输入信号的24分频信号。模24计数器由两片74160通过反馈置数法构成。（图中sco和mco是计时模块小时计数调用模24所用。分频电路中直接置1）。电路图如下：波形图：封装模块：（3）48分频电路48分频器可由模为48的计数器构成，由最高位输出即可得输入信号的48分频信号。模48计数器由两片74160通过反馈置数法构成。电路图如下：波形图如下：封装模块：（4）1000
8、分频电路1000分频器可由模为1000的计数器构成，由最高位输出即可得输入信号的1000分频信号。模48计数器由三片片74160直接串联构成。电路图如下：封装模块：分频模块总电路：2、计时模块计时电路由一个模24计数器和两个模60计数器构成，分别代表时、分、秒各位。基本原理是：将秒位的置位端LDN作为分位的使能端，将分位的置位端LDN作为时位的使能端，高低位之间采用同步的时钟，时钟频率为1Hz的脉冲信号。特别要注意的是由于小时跳转时要达到59分59秒故在反馈置数是条件中要同时包含分位与个位的进位。同时留下使能端与清零端接口给清零保持模块使用。电路图：（1）秒计时电路由模60计数器构成。通过两片
9、74160通过反馈置零法构成模60计数器。当秒计时至59秒的时候由四与非门输出一个低电平将秒个位及秒十位置零，同时将此低电平作为进位信号传递给分个位。电路图如下：波形图如下：封装模块：（2）分计时电路由模60计数器构成。通过两片74160通过反馈清零法构成模60计数器。与秒计时电路不同的是反馈部分加入了秒计时电路进位端。电路图如下：波形图同秒计时电路波形图封装模块：（3）时计时电路由模24计数器构成。要注意的是要使进位信号设计在23时置零进位，必须得等到秒与分信号都计时到59时才能进位清零，所以反馈信号的输入端还要添加秒和分计时模块的进位信号。电路图如下波形图：封装模块：3、译码显示模块译码显
10、示电路原理框图如下：显示电路主要有24选4的数据选择器，计数器、74138译码器、7447显示译码器组成。由于要求是动态显示，需要以足够高的频率来分别显示时钟的时位、分位和秒位。计数器的作用是驱动24选4的数据选择器分别选择时钟的时位、分位和秒位送给显示译码器7447去驱动数码管发光，同时又要通过译码器74138来选择使用哪个数码管显示时钟的时位、分位和秒位。由于时、分、秒每个都需要两个数码管来显示，所以计数器应该为模6的计数器。24选4的计数器可由3个74157组成，其中每个74157的相同的输出相或后充当新的输出。实际的电路图如下：其中24选4电路如下：4控制模块控制模块由清零，保持，校分
11、校时三个子模块构成电路图如下：(1)清零电路清零电路比较简单，通过开关直接接到计时电路中秒计时，分计时以及时计时的清零端口。通过开关（上图的K2为清零开关）的闭合，来决定是否清零。（2）保持电路保持电路与清零电路类似。都是通过开关，只是保持电路控制的是电路中的使能端，直接接到秒计数起的使能端进控制。（上图的K1为保持开关）。（3）校分校时电路校分校时电路类似。均相当于一个二选一电路。当K为1时，校分模块输出1hz的脉冲供给分计时模块正常计数；当K为0时，校分模块输出2hz的脉冲供给分计时模块校分。其中为了防止拨开关时引发的颤动给校分带来影响，在校分模块中加入了消颤的D触发器。但注意为了控制校5
12、9时跳转为零，在电路的计时电路中还要额外加开关控制输入的进位信号。（k3校分，k4校时，k5校星期属于附加电路但原理相同）电路图如下：控制电路封装模块：四、提高部分设计1、整点报时电路：报时电路是要求电路中的蜂鸣器在每个小时的59分53秒、55秒、57秒发出低音，而在59分59秒发出高音。用二进制数分别表示如下表：时刻分十位分个位秒十位秒个位音高频率m8m7m6m5m4m3m2m1s8s7s6s5s4s3s2s159分53秒0101100101010011低约500Hz59分55秒0101100101010101低约500Hz59分57秒0101100101010111低约500Hz59分59
13、秒0101100101011001高约1000Hz蜂鸣器发声情况表电路图如下：封装模块：2、星期显示电路星期显示电路难度不大，与计时电路相似。由模7计数器构成。但要注意的是进位端的控制信号要考虑到秒进位信号与分进位信号。电路图如下：五、调试以及编程下载选择“Processing-start complication”进行全编译，编译通过后要进行管脚分配，选择“AssignmentsPins”，如图：在打开的对话框中的“Location”栏中选择相应的管脚填入，并将未用到的管脚置为三态，最后将程序下载到SmartSOPC实验系统中运行。六、实验中遇到问题及解决方法1、将基本电路搭完第一次下载到芯
14、片上运行时，数码管显示的8个8即全亮，因为从下载结果中没有看到问题所在只好进行仿真。先从显示译码那部分进行仿真，没有问题。然后计时电路发现模7计数器的使能端接错。在下载还是有问题，继续仿真，发现分频电路的48分频打错改过来，继续下载正常计数。2、发现计数时，时位在59分即跳转，星期位在23小时即跳转。分析计时电路，发现问题情况类似，即高位的使能端信号没有控制秒位的分位的进位条件。3、校分电路校分时会从0一直跳到99才跳转为零。分析电路，问题出在校分电路中没有控制计时条件。于是在计时电路中使能端信号中低位进位信号也。七、实验收获与体会这次实验由于是第一次接触QuartusII和实验箱，所以一开始
15、做起来还是比较困难的。自己也付出蛮多的努力，但是有付出必有回报，自己的收获也是很多。首先是对软件的熟悉，短短几天由于实验的需要，由一开始的一窍不通到后来自己查书问老师逐渐熟悉了这款软件，掌握了仿真等诸多强大的功能。其次是自己解决问题能力的提高，以前遇到问题总是直接找老师，而这次实验老师交给我们更多的是解决问题的方法，遇到问题要思考，要通过仿真来解决，通过仿真得到的波形其实解决问题起来会事半功倍。还有就是进行电路设计时要总体考虑，要有大局观，因为各个子模块之间有相互调用的接口所以再设计子模块时就应该预留好，否则做到后面修改起来比较麻烦。还有就是遇到问题不要急躁要细心，思考时要深入在真正实际应用时，要活学活用，深入思考，对于陌生的只适合要善于学习尽快了解。遗憾的是因为一开始为了检查一个问题耗费了我很多时间，这次实验我并没有做出什么出彩的附加电路。但我相信有了这次实验的基础下次的DDS实验我会做得更好。最后还要特别感谢谭雪琴老师和各位同学在实验过程中的给予的帮助。八、参考文献1 数字逻辑电路与系统设计 蒋立平主编 电子工业出版社2 EDA设计实验指导书 南京理工大学电子技术中心