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1、模4计数器一实验目的熟悉Quartes编译Verilog语言的方法。了解Altera DEA板的操作，学会利用触发器制作模4计数器。二实验内容模4计数器由cpo驱动两个D触发器联用得到模4计数器模4计数器以数字的形式输出有数码管显示三实验步骤打 “ Quartus 软f|.选拧 “ Mle-New Project Wizard 帆11 的窗 口中储入项 H 的称和存储位E这里X”.方便，我枕.定为。源代码一致的城，wno ia wuir.riy uncm5y rm irn:. piuierui r;EAquartusmod4What is the name ai this protect?pa
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4、16096112451GO961124EP3ClW484Cb15W83475160*在“Rlc=Ncw”的窗口中选择仕立Vcrik里文件.SOPC Builder System-De$ign| I AHDLFieBlock Diagram/Schemabc FieEDIF FileState Machre Fte Sys(emVedog HDL FileTdSciipt FileVeolog HDL FieVHDL Fier Memoty FilesHexadecimal ndFonna” Ffe Memory Hi&zMon Fie三 Veohcabon/Debu9gng FileiIn-S
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7、入 Hag / 仓I $ |。由二Fc* K“ pretx Plr*开始 H644 4w *er. 5*S 2, IX -Qmtkui U -mi18 A四实验结果实验箱上的灯按开始按设计的亮。五心得体会第一次做实验，实验开始时有点手足无措，在老师的指导下一步不操作，最终得到了正确的 结果。步骤很繁琐，但是看到结果正确了，这其中的过程之繁琐就显得不那么重要了，以后 会越来越熟悉。思考题1 .最小Quartus工程必须维护的文件：变异必需文件：设计文件(gdf,bdf,EDIF,.tdf,.v,.vpm,.vt,.vhd,.vht),存 储器初始化文件(.mif,.rif,.hex),配置文件(
8、.qsf,.tcl),工程文件(,qpf)； 编译结束后生成的报告文件(.rpt,.qsmg等)； 编程文件(.sof,.ttf等)。2 . HDL和传统的原理图输入方法的关系就好比是高级语言和汇编语言的关系。HDL的可移植性好，使用方 便，但效率不如原理图；原理图输入的可控性好，效率高，比拟直观，但设计大规模CPLD/FPGA时显得 很烦琐，移植性差。在真正的PLD/FPGA设计中，通常建议采用原理图和HDL结合的方法来设计，适合 用原理图的地方就用原理图，适合用HDL的地方就用HDL,并没有强制的规定。在最短的时间内，用自 己最熟悉的工具设计出高效，稳定，符合设计要求的电路才是我们的最终目
9、的。(1)与其他的硬件描述语 言相比，VHDL具有更强的行为描述能力，从而决定了他成为系统设计领域最正确的硬件描述语言。强大的 行为描述能力是避开具体的器件结构，从逻辑行为上描述和设计大规模电子系统的重要保证。(2) VHDL丰富的仿真语句和库函数，使得在任何大系统的设计早期就能查验设计系统的功能可行性, 随时可对设计进行仿真模拟。(3) VHDL语句的行为描述能力和程序结构决定了他具有支持大规模设计的分解和已有设计的再利用功 能。符合市场需求的大规模系统高效，高速的完成必须有多人甚至多个代发组共同并行工作才能实现。(4) 对于用VHDL完成的一个确定的设计，可以利用EDA工具进行逻辑综合和优
10、化，并自动的把VHDL 描述设计转变成门级网表。(5) VHDL对设计的描述具有相对独立性，设计者可以不懂硬件的结构，也不必管理最终设计实现的 目标器件是什么，而进行独立的设计。3. File菜单中的Convert MAX+PLUS II Project命令使您能够从原有MAX+PLUS II工程中选定一个现有 MAX+PLUS II工程的分配和配置文件(.act),或者设计文件，将其转换为一个新的Quartus II工程，包含 所有支持的分配和！使用quartus_cdb可执行文件您可以使用quartus_cdb可执行文件来导出或导入版本兼容的数据库。使用quartus_cdb可执行文件导入
11、 或导出数据库，请在命令提示符下，键入以下命令之一：quartus_cdb -c import_database= rquartus_cdb -c export_database= r如果您希望得到quartus_cdb可执行文件的帮助，请在命令提示符下，键入以下命令之一：quartus_cdb -h rquartus_cdb help rquartus_cdb -help=topic name r7. EDA工具功能仿真流程可以在设计流程中的任何阶段进行功能仿真。以下步骤描述使用EDA仿真工具进行设计功能仿真时所需 要的基本流程。以下步骤：（1） .首先在EDA仿真工具中设置工程。（2） .
12、建立工作库。（3） .使用EDA仿真工具编译相应的功能仿真库。（4） ,使用EDA仿真工具编译设计文件和测试台文件。（5） .使用EDA仿真工具进行仿真如果要加强对仿真的控制，可以在Quartus II软件中生成Verilog HDL或VHDL输出文件以及相应的 SDF输出文件，然后手动启动仿真工具，进行仿真。以下步骤描述使用EDA仿真工具进行Quartus II设 计时序仿真所需要的基本流程。O（1） .通过Settings对话框（Assignments菜单）或在工程设置期间使用New Project Wizard（File菜单）, 在Quartus II软件中进行EDA工具设置。（2） .
13、在Quartus II软件中编译设计，生成输出网表文件。Quartus II软件将该文件放置在专用工具目录 中。（3） .启动EDA仿真工具。（4） .使用EDA仿真工具设置工程和工作目录。（5） .编译或映射到时序仿真库，使用EDA仿真工具编译设计和测试台文件。（6） .使用EDA仿真工具进行仿真区别：仿真主要是为了预先验证设计是否符合要求，仿真对了不一定能在硬件上跑。功能仿真是是不考虑电路及器件的延时的情况下的功能上的仿真验证，通过功能仿真主要看你设计的电路 是否到达预想要求。时序仿真是考虑有延时的情况下的结果，一般接近最后做出的硬件结果，时序仿真在考虑门级和电路的延 时的情况下，是有冒险（突刺）的。8 .检查电缆是否插好。9 .建立TCL管脚分配，这种方法灵活，比拟常用，方便快捷，可重用。方法如下：选择Projects,并选择Generate tel Ele for project选项，系统会自动生成相应文件，然后添加你的分配内容。