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1、试卷总分：100 得分：100一、单项选择题（每题4分，共48分）1.由组合逻辑电路的功能特点可知，任意时刻电路的输出（）oA.与该时刻输入状态和电路过去的输出状态均有关B.仅取决于电路过去的输出状态C.仅取决于该时刻的输入状态答案:C2.以下消除竞争冒险的方法中，（）是错的。A.接入滤波电容B.在逻辑设计时增加冗余项C.引入时钟脉冲答案:C3 .普通二进制编码器的输入变量中，任何时刻（）oA.仅有一个被编对象有输入，其他均没有输入B.均可多个被编对象有输入，它们共同确定编码结果C.均可多个被编对象有输入，但只对优先级别最高的进行编码答案:A4.三位同学按“少数服从多数”原那么设计表决器逻辑电
2、路，以下电路中（）是错误的。图A.图（c）B.图（b）C.图（a）答案:C.以下三个逻辑电路框图中，（）是译码器。图A.图aB.图bC.图c答案:B. 16选1数据选择器应该有（）个数据输入端。A.48B. 16答案:C7 .由时序逻辑电路的功能特点可知，任意时刻触发器电路的输出状态（）。A.仅取决于电路的输入信号.仅取决于现在的输出状态C.不仅取决于输入信号，还与输入信号作用前的现态有关答案:C8 .主从触发器在每个CP脉冲周期，（）。A.主触发器的输出状态可能改变屡次，但从触发器只能改变一次主触发器和从触发器的输出状态都只能改变一次C.主触发器只能改变一次，但从触发器的输出状态可能改变屡次
3、答案:A9 由RS触发器的真值表可知，它的状态方程和约束条件是（）。不允许图A. 图图答案:C10.为了把串行输入的数据转换成并行输出的数据，可以使用（）。A.移位寄存器B.数据选择器C.计数器答案:A11 .与同步时序电路相比，异步时序电路的主要缺点是（）。A.速度慢B.功耗大C.抗干扰能力差答案:A12 . N个触发器可以构成最大计数长度为（）的计数器。A.N 2B.NC. 2 N答案:C二、判断题（每题4分，共32分）.组合逻辑电路符合逻辑关系的最简电路形式不会发生竞争冒险现象。（）答案:错误.多位数值比拟器在比拟两个多位数的大小时，遵循先低位比拟后高位的比拟原那么，只有 在低位相等时，
4、才需要比拟高位。答案:错误. CMOS结构的组合逻辑越来越多被采用，是因为CMOS电路耗电量低。（）答案:正确.假设系统中既有数字电路也有模拟电路，印刷电路板应分别设置接地线再合并接地。（） 答案:正确13 .触发器虽然也是由门电路构成，但它与组合逻辑电路不同，具有逻辑状态的记忆功能。（）答案:正确18,将主从JK触发器的J和K端都接低电平，那么在时钟脉冲CP的作用下特性方程应为。图 （）答案:错误19 .当D触发器的现态图时，为使每个CP脉冲该触发器翻转一次，D端应接至图。（）答案:正确20 .由M进制集成计数器构成N进制计数器，当M即寸那么 适合采用级联法。（）答案:错误三、综合题（包含5
5、道单项选择题，每题4分，共20分）图2-3所示组合逻辑电路的输入信号ABCD为1位十进制8421BCD码，分析电路并在以下选 项中选择正确答案填入空内。img:xk2-zh-l. png）（1）该电路最简与或形式的逻辑表达式是（）。A. 图图B. 图答案:C21. （2）经分析，该电路具有（）功能。A.四舍五入B.单、双数判断C.表决答案:A23.分析图2-4所示电路的逻辑功能。在以下选项中选择正确答案填入空内。图（1）该电路使用的触发器是（）。A.上升沿触发的边沿JK触发器B.主从JK触发器C.下降沿触发的边沿JK触发器 答案:C(2)分析可知，该电路为()。图A.状态图如图2-5 (a)所示，不能自启动五进制同步计数器,B.状态图如图2-5 (b)所示，能自启动五进制同步计数器，C.状态图如图2-5 (c)所示，能自启动六进制同步计数器， 答案:B24. (3)在CP脉冲的作用下，该电路时序图为()。图A.图26 (a)B.图2-6 (c)C.图2-6 (b)答案:A