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1、1、FPGA建立时间setup time&保持时间hold time&竞争和冒险&毛刺建立时间setup time是指在触发器的时钟信号上升沿到来以前，数据稳定不变的时间，假设建立时间不够，数据将不能在这个时钟上升沿被打入触发器；保持时间hold time是指在触发器的时钟信号上升沿到来以后，数据稳定不变的时间， 假设保持时间不够，数据同样不能被打入触发器。 如图1 。 数据稳定传输必需满意建立和保持时间的要求，当然在一些状况下，建立时间和保持时间的值可以为零。 PLD/FPGA开发软件可以自动计算两个相关输入的建立和保持时间竞争和冒险PLD内部毛刺产生的缘由我们在运用分立元件设计数字系统时，
2、由于PCB走线时，存在分布电感和电容，所以几纳秒的毛刺将被自然滤除，而在PLD内部决无分布电感和电容，所以在PLD/FPGA设计中，竞争和冒险问题将变的较为突出。FPGA中的冒险现象信号在FPGA器件内部通过连线和逻辑单元时，都有确定的延时。延时的大小及连线的长短和逻辑单元的数目有关，同时还受器件的制造工艺、工作电压、温度等条件的影响。信号的上下电平转换也需要确定的过渡时间。由于存在这两方面因素，多路信号的电平值发生变更时，在信号变更的瞬间，组合逻辑的输出有先后依次，并不是同时变更,往往会出现一些不正确的尖峰信号，这些尖峰信号称为毛刺。假设一个组合逻辑电路中有毛刺出现，就说明该电路存在冒险。及
3、分立元件不同，由于PLD内部不存在寄生电容电感，这些毛刺将被完好的保存并向下一级传递，因此毛刺现象在PLD、FPGA设计中尤为突出图1给出了一个逻辑冒险的例子，从图6.22的仿真波形可以看出，A、B、C、D四个输入信号经过布线延时以后，上下电平变换不是同时发生的，这导致输出信号OUT出现了毛刺。我们无法保证全部连线的长度一样，所以即使四个输入信号在输入端同时变更，但经过PLD内部的走线，到达或门的时间也是不一样的，毛刺必定产生。可以概括的讲，只要输入信号同时变更，经过内部走线组合逻辑必将产生毛刺。 将它们的输出干脆连接到时钟输入端、清零或置位端口的设计方法是错误的，这可能会导致严峻的后果。 所
4、以我们必需检查设计中全部时钟、清零和置位等对毛刺敏感的输入端口，确保输入不会含有任何毛刺冒险往往会影响到逻辑电路的稳定性。时钟端口、清零和置位端口对毛刺信号特别敏感，任何一点毛刺都可能会使系统出错，因此推断逻辑电路中是否存在冒险以及如何防止冒险是设计人员必需要考虑的问题。推断一个逻辑电路在某些输入信号发生变更时是否会产生冒险，首先要推断信号是否会同时变更，然后推断在信号同时变更的时候，是否会产生冒险，这可以通过逻辑函数的卡诺图或逻辑函数表达式来进展推断。对此问题感爱好的读者可以参考有关脉冲及数字电路方面的书籍和文章如何处理毛刺我们可以通过变更设计，破坏毛刺产生的条件，来削减毛刺的发生。例如，在
5、数字电路设计中，经常承受格雷码计数器取代一般的二进制计数器，这是因为格雷码计数器的输出每次只有一位跳变，消退了竞争冒险的发生条件，防止了毛刺的产生。毛刺并不是对全部的输入都有危害，例如D触发器的D输入端，只要毛刺不出如今时钟的上升沿并且满意数据的建立和保持时间，就不会对系统造成危害，我们可以说D触发器的D输入端对毛刺不敏感。 依据这个特性，我们应当在系统中尽可能承受同步电路，这是因为同步电路信号的变更都发生在时钟沿，只要毛刺不出如今时钟的沿口并且不满意数据的建立和保持时间，就不会对系统造成危害。 由于毛刺很短，多为几纳秒，根本上都不行能满意数据的建立和保持时间以上方法可以大大削减毛刺，但它并不
6、能完全消退毛刺，有时，我们必需手工修改电路来去除毛刺。我们通常运用采样的方法。 一般说来，冒险出如今信号发生电平转换的时刻，也就是说在输出信号的建立时间内会发生冒险，而在输出信号的保持时间内是不会有毛刺信号出现的。假设在输出信号的保持时间内对其进展采样，就可以消退毛刺信号的影响。有两种根本的采样方法：一种方法是在输出信号的保持时间内，用确定宽度的高电平脉冲及输出信号做逻辑及运算，由此获得输出信号的电平值。图6.23说明了这种方法，采样脉冲信号从输入引脚SAMPLE引入。从图2的仿真波形上可以看出，毛刺信号出如今TEST引脚上，而OUT引脚上的毛刺已被消退了.上述方法的一个缺点是必需人为的保证s
7、ample信号必需在相宜的时间中产生，另一种更常见的方法是利用D触发器的D输入端对毛刺信号不敏感的特点，在输出信号的保持时间内，用触发器读取组合逻辑的输出信号，这种方法类似于将异步电路转化为同步电路。 图1给出了这种方法的示范电路，图2是仿真波形在仿真时，我们也可能会觉察在FPGA器件对外输出引脚上有输出毛刺，但由于毛刺很短,加上PCB本身的寄生参数,大多数状况下,毛刺通过PCB走线,根本可以自然被虑除，不用再外加阻容滤波。时钟周期为T,触发器D1的时钟沿到来到触发器Q变更的时间TcoCLK-Q最大为T1max,最小为T1min,逻辑组合电路的延迟时间最大为T2max，最小为T2min，问触发
8、器D2的建立时间和保持时间。最终答案：T3setupT-T1max-T2max，T3holdT1min+T2minmaxbird： D2的保持时间就是时钟沿到来之后,D2的数据输入端要保持数据不变的时间,这个时间是由D1和D2之间的组合逻辑时延确定的。例如:假设D1和D2之间的组合逻辑时延为2ns,时钟周期为10ns,这意味着在时钟沿来到后，D1输出的新数据要过2ns才会到达D2的数据输入端，那么在这2ns内，D2的数据输入端保持的还是上一次的旧数据，其值不会立即更新，假设D2的最小保持时间为3ns,这意味时钟沿到来后，D2的数据输入端的值在3ns内不能有变更，回到问题的关键，由于D1在时钟沿
9、到来后的输出结果，经过2ns的组合逻辑延时便到达了D2的输入端，而D2要求在时钟沿到来后的3ns内其输入端的值不能变更，这样D2的保持时间就得不到满意，所以D2的保持时间必需小于等于2ns。 至于说T2min为0时的状况，其实T2min是恒久不能为0的，即使是一根导线其时延也是不行能为0的，这就是为什么移位存放器的两个触发器之间连的只是一根导线，导线后端触发器的保持时间却还是可以满意的缘由，其实移位存放器中触发器的保持时间可以看成是小于等于其间导线的时延。建立时间：触发器在时钟沿来到前，其数据输入端的数据必需保持不变的时间;保持时间：触发器在时钟沿来到后，其数据输入端的数据必需保持不变的时间。
10、如下列图：因为触发器内部数据的形成是需要确定的时间的，假设不满意建立和保持时间，触发器将进入亚稳态，进入亚稳态后触发器的输出将不稳定，在0和1之间变更，这时需要经过一个复原时间，其输出才能稳定，但稳定后的值并不愿定是你的输入值。这就是为什么要用两级触发器来同步异步输入信号。这样做可以防止由于异步输入信号对于本级时钟可能不满意建立保持时间而使本级触发器产生的亚稳态传播到后面逻辑中，导致亚稳态的传播。两级触发器可防止亚稳态传播的原理：假设第一级触发器的输入不满意其建立保持时间，它在第一个脉冲沿到来后输出的数据就为亚稳态，那么在下一个脉冲沿到来之前，其输出的亚稳态数据在一段复原时间后必需稳定下来，而
11、且稳定的数据必需满意第二级触发器的建立时间，假设都满意了，在下一个脉冲沿到来时，第二级触发器将不会出现亚稳态，因为其输入端的数据满意其建立保持时间。同步器有效的条件：第一级触发器进入亚稳态后的复原时间 + 第二级触发器的建立时间 = 时钟周期。 编者注：maxbird在该部分具体说明了建立时间和保持时间的概念，以及假设不满意二者可能导致的亚稳态的传播。留意这里说的建立时间和保持时间都是针对时钟而言的，在进展时序约束时所指的就是这种，而很多网友以前学习的建立时间保持时间的概念是针对信号而言的，所指的对象不同，分析出来的结论完全相反，确定留意不要混淆。 lh1688： 不考虑CLOCK SKEW状
12、况下。D2的建立时间要求：Tco1T1(logic delay)Tsetup2 TcCLOCK 周期) 。那么 Tsetup2 TcCLOCK 周期) Tco1T1。这个应当比较简洁理解。相对的保持时间实际就是 途径的总延时 Tco1T1。 保持时间 Thold2 Tco1T1。Fpga设计流程1、 设计输入 Design Entry ；2、设计仿真 Simulation ；3、设计综合 Synthesize ；4、布局布线 Place & Route ；5、配置 Configuration 设计输入 主要有原理图输入和 HDL 输入两种方式，一般开发商都同时支持两种输入方式。还有的甚至供应更
13、多的输入方式，如 Xilinx 公司的 ISE6.0 就供应四种输入方式，包括 EDIF 网表输入。有些熟识硬件设计的工程师开始宠爱利用原理图进展设计，这种方法特别直观，但基于可移植性和标准化方面的考虑，绝大部分深化 FPGA 设计和 ASIC 设计的工程师最终都将统一到 HDL 平台上来。 设计仿真 包含功能仿真和时序仿真两项主要内容，功能仿真无视了综合和布局布线导致的时延等因素，仅仅从逻辑上进展仿真，这对设计思路的验证是有扶植的，但必需通过时序仿真作进一步验证，觉察并修正时序问题。设计综合 将 HDL 语言生成用于布局布线的网表和相应的约束。综合效果干脆导致设计的性能和逻辑门的利用效率，因
14、此，很多可编程逻辑器件开发商都支持第三方综合和仿真工具，闻名的有： Synplicity 、 Synopsys 和 ModelSim 等。综合优化synthesize是指将HDL语言，原理图等设计输入翻译成由及或非门，RAM,触发器等根本逻辑单元组成的逻辑连接，也就是所谓的逻辑网表，并依据目的及要求约束条件优化所生成的逻辑连接，输出edf和edn等文件。综合过程包括两个内容，一是对硬件语言源代码输入进展编译及逻辑层次上的优化，二是对编译结果进展逻辑映射及构造层次上的优化，最终生成逻辑网表。综合结果的优劣干脆影响布局布线结果的最终效能。综合结果的优劣是以使设计芯片的物理面积最小和工作频率最高为指
15、标。当两者发生冲突时，一般承受速度优先的原那么布局布线 工具利用综合生成的网表，在 FPGA 内部进展布局布线，并生成可用于配置的比特流文件 有了比特流文件就可 down 到板子里了 ) 。布局布线工具及可编程逻辑器件工艺及其布线资源亲密相关，一般由可编程逻辑器件开发商干脆供应。 信号及变量的区分library IEEE;use IEEE.STD_LOGIC_1164.ALL;use IEEE.STD_LOGIC_ARITH.ALL;use IEEE.STD_LOGIC_UNSIGNED.ALL;entity xor_sig isPort ( A : inSTD_LOGIC; B : inST
16、D_LOGIC; C : inSTD_LOGIC; X : outSTD_LOGIC; Y : outSTD_LOGIC);end xor_sig;architecture Behavioral of xor_sig issignal D: STD_LOGIC;beginSIG:process (A,B,C)beginD = A;- ignored !X = C xor D;D = B;- overrides !Y = C xor D;end process;end Behavioral;等效的逻辑图是这样的:明显,综合器将信号A给无视了,这跟我们渴望的是不一样的.细致视察综合过程觉察,在综合
17、时会产生一条WARNING:Inputis never used. This port will be preserved and left unconnected if it belongs to a top-level block or it belongs to a sub-block and the hierarchy of this sub-block is preserved.大意是说输入从未运用,假设是顶层程序或者属于一个子模块并且该子模块有这个端口时,会被保存,其余状况下端口会被无视掉.library IEEE;use IEEE.STD_LOGIC_1164.ALL;use I
18、EEE.STD_LOGIC_ARITH.ALL;use IEEE.STD_LOGIC_UNSIGNED.ALL;entity xor_sig isPort ( A : inSTD_LOGIC; B : inSTD_LOGIC; C : inSTD_LOGIC; X : outSTD_LOGIC; Y : outSTD_LOGIC);end xor_sig;architecture Behavioral of xor_sig isbeginVAR:process (A,B,C)variable D: STD_LOGIC;beginD := A;X = C xor D;D := B;Y = C x
19、or D;end process;end Behavioral;这段程序的本意及上面是一样的:X = A xor C; Y = B xor C.在利用ISE 10.1综合以后得到的结果如下列图:等效的逻辑图是这样的:可以看出,承受变量时,程序综合的结果及我们渴望的是一样的.在一个进程中，假设对一个信号屡次复制，那么，只有最终一个值才是有效的。假设对变量屡次赋值，那么每次赋值都是有效的，并且，变量的值在再次赋值之前始终保持不变。信号跟硬件有点类似，并且是在进程完毕的时候才更新；变量是立即更新的，因此可以影响程序的功能，但变量的好处是仿真速度更快。基于以下几点缘由，我们建议，编程时还是应以信号为主
20、，尽量削减变量的运用。1变量赋值无延时是针对进程运行而言的，只是一个志向值，对于变量的操作往往被综合成为组合逻辑的形式，而硬件上的组合逻辑必定存在输入到输出延时。当进程内关于变量的操作越多，其组合逻辑就会变得越大越困难。假设在一个进程内，有关于变量的3个 级连操作，其输出延时 分别为5ns,6ns,7ns,那么其最快的时钟只能到达18ns。相反，承受信号编程，在时钟限制下，往往综合成触发器的形式，特别是对于FPGA芯片而言，具有丰富的触发器构造，易形成流水作业，其时钟频率只受控于延时最大的那一级，而不会及变量一样层层累积。假设某个设计为3级流水作业，其每一级延时分别为10ns,11ns,12n
21、s,那么其最快时钟可达12ns。因此，承受信号反而更能进步设计的速度。2由于变量不具备信息的相关性，只有当前值，因此也无法在仿真时视察其波形和状态变更状况，无法对设计的运行状况有效验证，而测试验证工作量往往会占到整个设计7080的工作量，承受信号那么不会存在这类问题。3变量有效范围只能局限在单个进程或子程序中，要想将其值带出及其余进程、子模块之间互相作用，必需借助信号，这在确定程度上会造成代码不够简洁，可读性下降等缺点。运用变量process(INTClk ,GPIO8) beginif (GPIO8 = 1) thenINTState = X0; counter = X00000000;el
22、sif (INTClkevent and INTClk = 1) then counter IRQ7 X72BF00 then- (94ms)counter = X00000000;INTState = X1;elseINTState IRQ7 X3A thencoun ter = X00000000;INTState = X0;elseINTState null;end case;end if;end process;留意：counter=counter+1;的位置依次确定要放counter复位前。运用变量process(INTClk ,GPIO8)variable counter : st
23、d_logic_vector(31 downto 0);beginif (GPIO8 = 1) thenINTState IRQ6 X70F760 then-7403360if counter X50 then-7403360INTState = X1;counter := X00000000;elseINTState IRQ6 XE380 then -58240if counter X10 then -58240counter := X00000000;INTState = X0;elseINTState null;end case; counter := counter + 1; end if;end process;