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1、 COMPOSER - CADENCE 逻辑图输入这个 工具 主要针对中小规模的ASIC 以及 MCU 电路 的逻辑设计 ,大的东西可能需要综合了。虽然现在电路越设计越大，有人言必称SYNOPSYS ，但只要仔细到市场上端详一下，其实相当大部分真正火暴卖钱的东西还是用CADENCE 的 COMPOSER 加 VIRTUOSO 加 VERILOG XL 加 DRACULA流程做的。原因很简单，客户可不买你什么流程的帐，什么便宜性能又好就买什么。备用 PC 上的工具：WORKVIEW OFFICE DC - SYNOPSYS 逻辑综合这个不用说了，最经典的。但老实说在我们现在的设计流程里用得还不多
2、，最关键问题还是一个市场切入问题。备用工作站上的工具：AMBIT ，这个工具其实很不错，它和SE 都是 CADENCE 出的，联合起来用的优势就很明显了。PC 上用的备用工具可以选NT 版的 SYNOPSYS ，SYNPILIFY也不错，但主要是用做 FPGA 综合的。其实最终你拿到的库有时最能说明问题，它不支持某工具，转换？急吧。VIRTUOSO - CADENCE 版图设计这个大家比较熟了，但个人还是喜欢用PC 上的 TANNER 。原因是层与层之间的覆盖关系用调色的模式显示出来比直接覆盖显示就是舒服。可惜人家老大，国产的熊猫也学了这个模式。倒是以前有个COMPASS，比较好用，可惜现在不
3、知哪去了。SE - CADENCE 自动布局布线有了它，很多手工版图的活儿就可以不用做的，实在是一大进步。可惜残酷市场上如果规模不大的东西人家手画的东西比你自动布的小40%， 麻烦就大了。 APOLLO 用的人还不是很多吧。 PC 上的 TANNER 据说也能做，针对线宽比较粗，规模不太大的设计。VERILOG XL - CADENCE 逻辑仿真VERILOG 就是 CADENCE 的发明，我们的版本比较老， 现在该工具是不是停止开发了？CADENCE 新推都叫 NC-VERILOG 。SYNOPSYS 的 VCS 是不是比 NC 强，反正两公司喊的挺凶，哪位对这个两个东西都比较了解，不妨对比
4、一下。 PC 上的 Model Sim 也很不错。我一直觉得仿真是数字逻辑设计的核心，DEGUG靠脑子和手推是不够用的。可惜往往有时候还不能过分依赖仿真结果，因为一些因素还是不能完全包罗进去。如果哪天真的仿真完芯片 就必定 OK 了，做芯片的乐趣也没了。DRACULA - CADENCE LVS、DRC、ERC、LPE 虽然比较老，已经成了CADENCE 搭售的产品，但是经典了。STARSIM - SYNOPSYS （原 AVANT ！ ） 后仿真如果你对小规模的电路不放心（尤其是自建库的设计），用这个做一次FULL-CHIP 的后仿真，问题就不大了。还有一个是查电路的故障，一个芯片所有逻辑设
5、计都对的，东西就出不来，可以针对性的仿真内部的关键信号。不看过就不知道，其实内部信号的传输远不如你在数字仿真时漂亮。IC 设计工具很多，其中按市场所占份额排行为Cadence 、Mentor Graphics和Synopsys。这三家都是 ASIC设计领域相当有名的软件供应商。其它公司的软件相对来说使用者较少。中国华大公司也提供ASIC设计软件（ 熊猫 2000）；另外近来出名的 Avanti 公司，是原来在 Cadence的几个华人工程师创立的，他们的设计工具可以全面和Cadence公司的工具相抗衡，非常适用于深亚微米的IC 设名师资料总结 - - -精品资料欢迎下载 - - - - - -
6、 - - - - - - - - - - - - 名师精心整理 - - - - - - - 第 1 页，共 3 页 - - - - - - - - - 计。下出按用途对IC 设计软件作一些介绍。（1）设计输入工具这是任何一种 EDA软件必须具备的基本功能。像Cadence的 composer,viewlogic的 viewdraw, 硬件描述语言 VHDL 、Verilog HDL 是主要设计语言，许多设计输入工具都支持 HDL 。另外像 Active HDL和其它的设计输入方法，包括原理和状态机输入方法，设计FPGA/CPLD 的工具大都可作为IC设计的输入手段，如Xilinx、Altera
7、等公司提供的开发工具， Modelsim FPGA等。（2）设计仿真工作我们使用 EDA工具的一个最大好处是可以验证设计是否正确，几乎每个公司的EDA 产品都有仿真工具。 Verilog XL、NC verilog用于Verilog仿真， Leapfrog 用于 VHDL 仿真， Analog Artist用于模拟电路仿真。Viewlogic的仿真器有： viewsim 门级电路仿真器， speedwaveVHDL 仿真器，VCS verilog仿真器。 Mentor Graphics有其子公司 Model Tech 出品的 VHDL和 Verilog双仿真器： Model Sim。Caden
8、ce 、Synopsys用的是 VSS （VHDL 仿真器）。现在的趋势是各大EDA公司都逐渐用 HDL仿真器作为电路验证的工具。（3）综合工具综合工具可以把 HDL变成门级网表。这方面Synopsys 工具占有较大的优势，它的Design Compile 是作综合的工业标准，它还有另外一个产品叫 Behavior Compiler ，可以提供更高级的综合。另外最近美国又出了一家软件叫 Ambit，说是比 Synopsys的软件更有效， 可以综合 50 万门的电路， 速度更快。今年初 Ambit 被 Cadence公司收购，为此 Cadence放弃了它原来的综合软件Synergy。随着 FPG
9、A 设计的规模越来越大，各EDA公司又开发了用于FPGA 设计的综合软件，比较有名的有：Synopsys 的 FPGA Express,Cadence的 Synplity ，Mentor 的 Leonardo，这三家的 FPGA 综合软件占了市场的绝大部分。（4）布局和布线在 IC 设计的布局布线工具中，Cadence软件是比较强的，它有很多产品，用于标准单元、门阵列已可实现交互布线。最有名的是Cadence spectra ，它原来是用于 PCB 布线的， 后来 Cadence把它用来作 IC 的布线。其主要工具有： Cell3 ，Silicon Ensemble标准单元布线器； Gate
10、Ensemble门阵列布线器； Design Planner 布局工具。其它各EDA软件开发公司也提供各自的布局布线工具。（5）物理验证工具物理验证工具包括版图设计工具、版图验证工具、 版图提取工具等等。这方面 Cadence也是很强的，其 Dracula 、Virtuso 、Vampire 等物理工具有很多的使用者。（6）模拟电路仿真器前面讲的仿真器主要是针对数字电路的，对于模拟电路的仿真工具， 普遍使用 SPICE ，这是唯一的选择。 只不过是选择不同公司的SPICE ，像 MiceoSim 的 PSPICE 、Meta Soft 的 HSPICE 等等。 HSPICE现在被 Avanti
11、 公司收购了。在众多的 SPICE中，最好最准的当数HSPICE ，作为 IC 设计，它的模型最多，仿真的精度也最高。专业的 IC 设计工具名称稀奇古怪，五花八门。相同设计环节的工具不同的公司有不同的名称。 模拟工具跟数字工具也是基本不相关。下面只介绍数字 IC 设计工具。名师资料总结 - - -精品资料欢迎下载 - - - - - - - - - - - - - - - - - - 名师精心整理 - - - - - - - 第 2 页，共 3 页 - - - - - - - - - 目前主流的有三大EDA 工具提供商：Cadence ， Synopsys 和 Mentor公司。你可以到他们网
12、站上浏览。他们的网站本身就是一个巨大无比的 IC 设计知识库。但是对于初学者，估计看完了网站可能还是不知道门在哪里。下面以 Synopsys 为例，只捡最常用最传统的工具说一下。RTL 综合和测试相关的工具：仿真工具： VCS 综合工具： Design Compiler 静态时序分析： Prime Time 形式验证： Formality ATPG 工具：TetraMax ATPG, DFT MAX FPGA 综合工具： Synplify Pro 名师资料总结 - - -精品资料欢迎下载 - - - - - - - - - - - - - - - - - - 名师精心整理 - - - - - - - 第 3 页，共 3 页 - - - - - - - - -