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1、第三章 组合逻辑电路,组合逻辑电路的分析方法： 1 写出每一个输出的逻辑函数表达式； 2 在给定各个变量的取值后，列出真值表； 3 最后确定电路的逻辑功能。,组合逻辑电路的设计方法： 1 根据题意或给定功能找出输入和输出的逻辑变量; 2 列出真值表; 3 求出各个输出的逻辑表达式(通常用卡诺图法简化); 4 用规定的逻辑门画出整个逻辑电路图。,2.3.1 编码器,二进制编码器,二十进制编码器,优先编码器,对待编码对象按优先权高低进行编码，优先权可预先设计,2.3.2 译码器,二进制译码器,二进制译码器的扩展,分时译码，分级译码,二进制译码器的应用,译码器的每个输出是对应输入变量的最小项，而任何
2、一个函数都可以表示为最小项之和。所以，译码器可以实现各种逻辑函数功能。,LED显示器,有共阳和共阴结构,LCD显示器,需要用交流电压驱动,二十进制译码器,（显示译码器）,2.3.3 数值比较器,1位数值比较器,多位数值比较器,数值比较器的级联,2.3.4 二进制加法器,数字系统要完成各种复杂运算和操作，首先必须具备加、减、乘、除四种最基本的算术运算。 而在数字电路中，又只需具有加法运算和移位操作就能实现乘除法的运算。所以，加法电路是最基本的。 在加法电路中半加电路和全加电路又是最低层的。,一、一位加法器,半加器,仅由两数据相应位相加，不计进位。若相应位为 、 ，相加后产生半加和为 ，向高位进位
3、为 。,由此得到真值表：,由异或门、与门实现的电路：,由真值表得到两个输出函数式：,全部由与非门实现,必须把函数式变换成与非-与非表达式：,全部用与非门的逻辑电路图为：,实际上 中的 项是提取公共项得到的，这可用卡诺图来说明：,在二次包围“1”方格时，把“0”格也当作“1”包围了，因此需要把该格除去，用式子表示即为：,全部用或非门实现,必须把函数式变换成或非-或非表达式。卡诺图中包围“0”格得或与表达式后，由二次求反得到：,电路图为：,半加器内部的电路不管采用何种逻辑实现，都用逻辑符号表示：,国标符号,习惯符号,一位全加器,能实现二个加数的对应位与相邻低位的进位一起相加的加法电路,全加器的逻辑
4、符号,国标符号,习惯符号,【例】试分别用以下逻辑实现全加器电路： （1）与非门（可以用非门）； （2）半加器和或门； （3）与或非门（可以用非门）。,从表可得到二个输出函数如下：,（1）由上式可用与非门实现，图略。,解：先列出真值表：,（2）当用半加器实现时，需对上述式子作变换。,棋盘格异或逻辑关系,逻辑电路图,（3）与或非门实现,求 时，把 作为输入变量,逻辑电路图,二、多位二进制加法器,多位二进制加法电路种类很多，如4位并行输入串行进位加法电路，可由四个1位全加器组成，如图所示：,这种加法方式称为串行进位，其运算速度比较低。在最不利的情况下，每做一次加法运算，需要经过4个全加器的传输延迟时
5、间，才能得到稳定可靠的运算结果。,三、中规模集成超前进位加法器,为提高运算速度，必须设法减小或消除由于进位信号逐级传递所消耗的时间。,由于第i位的进位输入信号 是两个加数中第i-1位以下各位数据的函数，即有,因此，各超前进位输入信号的产生，可按图示方案实现：,由一位全加器可知，其进位信号为：,由此可得 五个进位信号的逻辑函数：,由此画出的电路如图：,TTL中规模集成芯片74LS283就是按此方法设计的一个4位超前进位加法器电路。,【例】设计一个代码转换电路，用74LS283加法器将8421 BCD码转换成余三码。,解：以8421码为输入、余三码为输出列出真值表。,由表可知：输出即为输入加3（即
6、0011），所以有：,2.3.5 数据分配器和数据选择器,数据分配器和数据选择器大量应用在数据采集和数字信号处理与通信系统中,一、数据分配器,数据分配器是将一串行输入数据，在n位地址的控制下，依次分配到2n个通道上去,原理图,模拟图,称为1/4分配器,数据分配器电路图,在某种意义上，数据分配器是将串行输入信号转换成并行输出。,数据分配器实际上是一个译码器，A1A0当作译码器的代码输入，Di作译码器的使能控制。因此，一个具有使能控制端的译码器又可作数据分配器。,数据分配器真值表：,二、数据选择器,在数字信号的传输过程中，有时需要从一组输入数据中选出某一个来，或在多路数据采集系统中，选出某一路来。
7、能实现这一功能的电路就是多路数据选择器。,原理图,模拟图,从数据的传输方式讲，它是一个并行/串行的传输转换电路。,一个四选一(4/1)数据选择器如图所示：,在使能控制端 时，其输出函数为：,真值表,4选1数据选择器电路符号,数据选择器扩展,四片8选1数据选择器(74HC251)和一片4选1数据选择器(74HC253)构成一个32选1的数据选择器。,【例】试用一片CC14539双4选1数据选择器组成一个8选1的数据选择器。可以适当加附加门实现。,解：采用分时制的工作方式：即高位地址A2为0时，第一片4/1选择器工作，第二片禁止；高位地址A2为1时，第1片禁止，第2片工作。,从电路的输出函数可知，
8、数据选择器是一个与-或表达式，而电路的结构又是一个与或逻辑结构。因此，用数据选择器可以产生各种各样的组合逻辑电路。,用数据选择器实现逻辑函数的方法：,确定哪些变量作为选择器的地址端输入和数据端输入；,画出给定函数的卡诺图，求出地址变量最小项所对应的数据输入端的逻辑关系；,画出待实现的逻辑函数的逻辑图。,【例2.3.2】试用一片74LS151型8选1数据选择器实现函数,解：选函数变量A、B、C从选择器地址A2、A1、A0输入，根据多路选择器的原理，数据输入端必定是常量0或1。为找出地址最小项对应数据输入端的关系，画出卡诺图，从图中可直接求出各数据端的值。,据此，画出的电路图如下：,【例】试写出图
9、示电路输出函数式，并说明电路的逻辑功能是实现全加器和全减器功能。,解：,全加器和,全加器进位,全减器差,全减器借位,2.3.6 奇偶校验器,功能：用来校验某一组传输的数据是否有错误,方法：在被传输的数据后面加一位奇偶校验位，使这一组数据中含1的位数成为奇数，或者使这一组数据中含1的位数为偶数，然而检测1的位数是奇数还是偶数来判断数据传输是否有误。,奇校验：加了校验位后使之1的位数成为奇数；,偶校验：加了校验位后使之1的位数成为偶数。,如八位数码10101011，在奇校验时变成101010110；在偶校验时变成101010111。,74LS1180 中规模集成8位奇偶校验器,B7B0为8位代码输
10、入，YOD、YE是校验后的结果输出，SOD、SE是奇校验还是偶校验控制。,由异或运算可知：B7B0中有奇数个1时，P=1； 偶数个1时，P=0。,当奇校验时，SOD=1，SE=0；,B7B0中奇数个1时，YOD=0，YE=1； 如出现偶数个1时，YOD=1，YE=0。,因此不仅可以用于校验位发生器，还可以用于检测传输是否有误。,当偶校验时，SOD=0，SE=1；,B7B0中奇数个1时，YOD=1，YE=0； 如出现偶数个1，则YOD=0，YE=1。,【例】图示奇偶校验系统中，YOD2何时为1，何时为0？,B7B0有奇数个1时，YOD1=0,B7B0有偶数个1时， YOD1=1，,若传输正确，则
11、YOD2=1；,若传输有误，则YOD2=0。,若传输正确，则YOD2=1；,若传输有误，则YOD2=0。,2.3.7 用可编程逻辑器件设计组合逻辑电路,一、可编程逻辑器件（PLD）概述,可编程逻辑器件的基本电路可编程与门阵列和或门阵列已介绍。而按PLD所包含门数量的多少（即密度高低）分为：,低密度PLD器件等效逻辑门1000个；,高密度PLD器件等效逻辑门达几千、几万、几十万门以上。,本节主要讨论低密度PLD器件。,输入电路由输入缓冲器 构成,低密度PLD的结构,与阵列和或列阵是低密度PLD的核心电路,输出电路主要由三态输出门和异或门组成,根据“与”阵列和“或”阵列是可编程还是不可编程，低密度
12、PLD可以分成不同的类型。,只读存储器-PROM(Programmable Read Only Memory),现场可编程逻辑阵列-FPLA(Field Programmable Logic Arrays),可编程阵列逻辑-PAL(Programmable Arrays Logic),低密度PLD器件的分类,通用阵列逻辑-GAL(Generic Array Logic),二、组合型可编程阵列逻辑（PAL）结构,由于PAL的与阵列可编程，或阵列为不可编程的固定连接，所以非常适合于产生各种组合逻辑函数。PAL器件的型号很多，其区别除与阵列和或阵列的大小不同外，主要在于输出电路形式不同。它的输出电路
13、结构又有三种。,低电平有效输出的固定结构,可编程I/O结构,可编程极性输出的固定结构,低电平有效输出的固定结构,输入缓冲器一方面增加输入信号的驱动能力，另一方面产生互补输出。,或门是一个固定的、8个输入端的或非门，输出为低电平有效。,可编程I/O结构,I/O端可作输出端用，也可作输入端用，由G3门决定，而G3门输出由输入项编程来确定。,当G3门输出高电平时，三态门G1为工作态，I/O端作输出端用；G3门输出低电平时，G1输出高阻态，I/O端作输入端用。,可编程极性输出的固定结构,当熔丝熔断时， ，低输出有效；,当熔丝短路时， ，高输出有效。,熔丝的通断由一个可编程乘积项的输出控制,在或门的输出
14、端接一只异或门（XOR）,三、可编程逻辑器件的应用,PLD器件的应用需要开发软件的支持。低密度PLD器件的开发软件主要有：PALSIM、FM、CUPL、PLDesigners、ABEL等。,开发低密度PLD器件的一般过程：, 在PLD开发环境下进行逻辑功能描述（用硬件描述语言HDL或原理图等方法）；, 在LPD开发环境下编译、仿真逻辑功能描述，检验逻辑功能的正确性；, 连接PC机与编程器，把JEDEC文件下载到PLD器件中；, 将下载后的PLD器件接上电源、输入数据、控制信号等，校验逻辑功能是否满足设计要求。,在PLD器件的开发过程中，主要工作是描述逻辑功能和调试校验，其它工作基本上由开发软件
15、完成。, 在PLD开发环境下适配逻辑功能的描述，并将逻辑描述映射到具体的PLD器件中，得到编程所需的JEDEC文件；,【例2.3.3】试用组合型PLD器件PAL16P8设计两个4位二进制数值比较器。,解：设4位二进制比较器的输入为A=(a3,a2,a1,a0)2，B=(b3,b2,b1,b0) 2；AGB、AEB、ALB分别对应输出A大于B、A等于B、A小于B。,该比较器逻辑功能的ABEL语言描述为：,E3，E2，E1，E0 pin 19,18,17,16; 设置中间变量,A=a3,a2,a1,a0; 定义集合,B=b3,b2,b1,b0;,E=E3,E2,E1,E0;,Equations 用逻辑方程描述逻辑功能,E=!(A$B);,AEB=E3,AGB=!b3,ALB=!a3,test vectors(A,B-AEB,AGB,ALB 测试矢量,3,3-1,0,0; 测试相等,13,15-0,0,1; 测试A小于B,3,4-0,0,1;,11,9-0,1,0; 测试A大于B,15,3-0,1,0;,END,该逻辑功能描述，经开发软件编译、逻辑简化后的结果为：,E3=!a3,4位二进制数比较器在PAL16P8中的映射结果如图,END,