《最新EDA技术实用教程课后答案----潘松版.doc》由会员分享，可在线阅读，更多相关《最新EDA技术实用教程课后答案----潘松版.doc（126页珍藏版）》请在taowenge.com淘文阁网|工程机械CAD图纸|机械工程制图|CAD装配图下载|SolidWorks_CaTia_CAD_UG_PROE_设计图分享下载上搜索。
1、Four short words sum up what has lifted most successful individuals above the crowd: a little bit more.-author-dateEDA技术实用教程课后答案-潘松版- Page 1- 第一章 1-1EDA技术与ASIC设计和FPGA开发有什么关系- Page 1- 第一章 1-1EDA技术与ASIC设计和FPGA开发有什么关系? P34 答：利用EDA技术进行电子系统设计的最后目标是完成专用集成电路ASIC的设计和实现；FPGA和CPLD是实现 这一途径的主流器件。FPGA和CPLD通常也被称为
2、可编程专用IC，或可编程ASIC。FPGA和CPLD的应用是EDA技术 有机融合软硬件电子设计技术、SoC（片上系统）和ASIC设计，以及对自动设计与自动实现最典型的诠释。 1-2与软件描述语言相比，VHDL有什么特点? P6 答：编译器将软件程序翻译成基于某种特定CPU的机器代码，这种代码仅限于这种CPU而不能移植，并且机器 代码不代表硬件结构，更不能改变CPU的硬件结构，只能被动地为其特定的硬件电路结构所利用。综合器将VHDL 程序转化的目标是底层的电路结构网表文件，这种满足VHDL设计程序功能描述的电路结构，不依赖于任何特定硬 件环境；具有相对独立性。综合器在将VHDL(硬件描述语言)表
3、达的电路功能转化成具体的电路结构网表过程中，具 有明显的能动性和创造性，它不是机械的一一对应式的“翻译”，而是根据设计库、工艺库以及预先设置的各类约 束条件，选择最优的方式完成电路结构的设计。 l-3什么是综合?有哪些类型?综合在电子设计自动化中的地位是什么? P5 什么是综合? 答：在电子设计领域中综合的概念可以表示为：将用行为和功能层次表达的电子系统转换为低层 次的便于具体实现的模块组合装配的过程。 有哪些类型? 答：(1)从自然语言转换到VHDL语言算法表示，即自然语言综合。(2)从算法表示转换到寄存器 传输级(RegisterTransport Level，RTL)，即从行为域到结构域
4、的综合，即行为综合。(3)从RTL级表示转换到逻 辑门(包括触发器)的表示，即逻辑综合。(4)从逻辑门表示转换到版图表示(ASIC设计)，或转换到FPGA的配置网表 文件，可称为版图综合或结构综合。 综合在电子设计自动化中的地位是什么? 答：是核心地位（见图1-3）。综合器具有更复杂的工作环境，综合器 在接受VHDL程序并准备对其综合前，必须获得与最终实现设计电路硬件特征相关的工艺库信息，以及获得优化综 合的诸多约束条件信息；根据工艺库和约束条件信息，将VHDL程序转化成电路实现的相关信息。 1-4在EDA技术中，自顶向下的设计方法的重要意义是什么? P710 答：在EDA技术应用中，自顶向下
5、的设计方法，就是在整个设计流程中各设计环节逐步求精的过程。 1-5IP在EDA技术的应用和发展中的意义是什么? P1112 答：IP核具有规范的接口协议，良好的可移植与可测试性，为系统开发提供了可靠的保证。 第二章 2-1 叙述EDA的FPGA/CPLD设计流程。 P1316 答：1.设计输入(原理图/HDL文本编辑)；2.综合；3.适配；4.时序仿真与功能仿真；5.编程下载；6.硬件测试。 2-2IP是什么?IP与EDA技术的关系是什么? P2426 IP是什么? 答：IP是知识产权核或知识产权模块，用于ASIC或FPGA/CPLD中的预先设计好的电路功能模块。 IP与EDA技术的关系是什么
6、? 答：IP在EDA技术开发中具有十分重要的地位；与EDA技术的关系分有软IP、 固IP、硬IP：软IP是用VHDL等硬件描述语言描述的功能块，并不涉及用什么具体电路元件实现这些功能；软IP 通常是以硬件描述语言HDL源文件的形式出现。固IP是完成了综合的功能块，具有较大的设计深度，以网表文件 的形式提交客户使用。硬IP提供设计的最终阶段产品：掩模。 2-3 叙述ASIC的设计方法。 P1819 答：ASIC设计方法,按版图结构及制造方法分有半定制(Semi-custom)和全定制(Full-custom)两种实现方法。 全定制方法是一种基于晶体管级的，手工设计版图的制造方法。 半定制法是一种
7、约束性设计方式，约束的目的是简化设计，缩短设计周期，降低设计成本，提高设计正确率。 半定制法按逻辑实现的方式不同，可再分为门阵列法、标准单元法和可编程逻辑器件法。 2-4FPGA/CPLD在ASIC设计中有什么用途? P16,18 答：FPGA/CPLD在ASIC设计中，属于可编程ASIC的逻辑器件；使设计效率大为提高，上市的时间大为缩短。 2-5 简述在基于FPGA/CPLD的EDA设计流程中所涉及的EDA工具，及其在整个流程中的作用。 P1923 答：基于FPGA/CPLD的EDA设计流程中所涉及的EDA工具有：设计输入编辑器（作用：接受不同的设计输 - Page 2-入表达方式，如原理图
8、输入方式、状态图输入方式、波形输入方式以及HDL的文本输入方式。）；HDL综合器（作用： HDL综合器根据工艺库和约束条件信息，将设计输入编辑器提供的信息转化为目标器件硬件结构细节的信息，并在 数字电路设计技术、化简优化算法以及计算机软件等复杂结体进行优化处理）；仿真器（作用：行为模型的表达、 电子系统的建模、逻辑电路的验证及门级系统的测试）；适配器（作用：完成目标系统在器件上的布局和布线）；下 载器（作用：把设计结果信息下载到对应的实际器件，实现硬件设计）。 第三章 3-1OLMC（输出逻辑宏单元）有何功能?说明GAL是怎样实现可编程组合电路与时序电路的。 P3436 OLMC有何功能? 答
9、：OLMC单元设有多种组态，可配置成专用组合输出、专用输入、组合输出双向口、寄存器 输出、寄存器输出双向口等。 说明GAL是怎样实现可编程组合电路与时序电路的? 答：GAL（通用阵列逻辑器件）是通过对其中的OLMC （输出逻辑宏单元）的编程和三种模式配置（寄存器模式、复合模式、简单模式），实现组合电路与时序电路设计 的。 3-2 什么是基于乘积项的可编程逻辑结构? P3334，40 答：GAL、CPLD之类都是基于乘积项的可编程结构；即包含有可编程与阵列和固定的或阵列的PAL（可编程阵 列逻辑）器件构成。 3-3 什么是基于查找表的可编程逻辑结构? P4041 答：FPGA（现场可编程门阵列）
10、是基于查找表的可编程逻辑结构。 3-4FPGA系列器件中的LAB有何作用? P4345 答：FPGA（Cyclone/CycloneII）系列器件主要由逻辑阵列块LAB、嵌入式存储器块（EAB）、I/O单元、嵌入 式硬件乘法器和PLL等模块构成；其中LAB（逻辑阵列块）由一系列相邻的LE（逻辑单元）构成的；FPGA可编程 资源主要来自逻辑阵列块LAB。 3-5 与传统的测试技术相比，边界扫描技术有何优点? P4750 答：使用BST（边界扫描测试）规范测试，不必使用物理探针，可在器件正常工作时在系统捕获测量的功能数 据。克服传统的外探针测试法和“针床”夹具测试法来无法对IC内部节点无法测试的难
11、题。 3-6 解释编程与配置这两个概念。 P58 答：编程：基于电可擦除存储单元的EEPROM或Flash技术。CPLD一股使用此技术进行编程。CPLD被编程后改 变了电可擦除存储单元中的信息，掉电后可保存。电可擦除编程工艺的优点是编程后信息不会因掉电而丢失，但编 程次数有限，编程的速度不快。 配置：基于SRAM查找表的编程单元。编程信息是保存在SRAM中的，SRAM在掉电后编程信息立即丢失，在 下次上电后，还需要重新载入编程信息。大部分FPGA采用该种编程工艺。该类器件的编程一般称为配置。对于SRAM 型FPGA来说，配置次数无限，且速度快；在加电时可随时更改逻辑；下载信息的保密性也不如电可
12、擦除的编程。 3-7 请参阅相关资料，并回答问题：按本章给出的归类方式，将基于乘积项的可编程逻辑结构的PLD器件归类为 CPLD；将基于查找表的可编程逻辑结构的PLD器什归类为FPGA，那么，APEX系列属于什么类型PLD器件?MAX II系列又属于什么类型的PLD器件?为什么? P5456 答：APEX(AdvancedLogicElementMatrix)系列属于FPGA类型PLD器件；编程信息存于SRAM中。MAXII 系列属于CPLD类型的PLD器件；编程信息存于EEPROM中。 第四章 4-1：画出与下例实体描述对应的原理图符号元件： ENTITYbuf3sIS -实体1：三态缓冲器
13、 PORT(input:INSTD_LOGIC; -输入端 enable:INSTD_LOGIC; -使能端 output:OUTSTD_LOGIC); -输出端 ENDbuf3x; - Page 3-ENTITYmux21IS -实体2：2选1多路选择器 PORT(in0,in1,sel:INSTD_LOGIC; output:OUTSTD_LOGIC); 4-1.答案 4-2.图3-30所示的是4选1多路选择器，试分别用IF_THEN语句和CASE语句的表达方式写出此电路的VHDL程序。 选择控制的信号s1和s0的数据类型为STD_LOGIC_VECTOR；当s1=0，s0=0；s1=0，
14、s0=1；s1=1，s0=0 和s1=1，s0=1分别执行y=a、y=b、y=c、y=d。 4-2.答案 LIBRARYIEEE; USEIEEE.STD_LOGIC_1164.ALL; ENTITYMUX41IS PORT(s:INSTD_LOGIC_VECTOR(1DOWNTO0);-输入选择信号 a,b,c,d:INSTD_LOGIC;-输入信号 y:OUTSTD_LOGIC);-输出端 ENDENTITY; ARCHITECTUREARTOFMUX41IS BEGIN PROCESS(s) BEGIN IF(S=00)THENy=a; ELSIF(S=01)THENy=b; ELSIF
15、(S=10)THENy=c; ELSIF(S=11)THENy=d; ELSEyyyyyNULL; ENDCASE; ENDPROCESS; ENDART; 4-3.图3-31所示的是双2选1多路选择器构成的电路MUXK，对于其中MUX21A，当s=0和1时，分别有y=a 和y=b。试在一个结构体中用两个进程来表达此电路，每个进程中用CASE语句描述一个2选1多路选择器MUX21A。 4-3.答案 LIBRARYIEEE; USEIEEE.STD_LOGIC_1164.ALL; ENTITYMUX221IS PORT(a1,a2,a3:INSTD_LOGIC_VECTOR(1DOWNTO0);
16、-输入信号 s0,s1:INSTD_LOGIC; outy:OUTSTD_LOGIC);-输出端 ENDENTITY; ARCHITECTUREONEOFMUX221IS SIGNALtmp:STD_LOGIC; BEGIN PR01:PROCESS(s0) BEGIN IFs0=”0”THENtmp=a2; ELSEtmp=a3; ENDIF; ENDPROCESS; PR02:PROCESS(s1) BEGIN IFs1=”0”THENouty=a1; ELSEouty=tmp; ENDIF; ENDPROCESS; ENDARCHITECTUREONE; ENDCASE; 4-4.下图是
17、一个含有上升沿触发的D触发器的时序电路，试写出此电路的VHDL设计文件。 4-4.答案 LIBRARYIEEE; USEIEEE.STD_LOGIC_1164.ALL; ENTITYMULTIIS PORT(CL:INSTD_LOGIC;-输入选择信号 CLK0:INSTD_LOGIC;-输入信号 OUT1:OUTSTD_LOGIC);-输出端 ENDENTITY; ARCHITECTUREONEOFMULTIIS SIGNALQ:STD_LOGIC; - Page 5-BEGIN PR01: PROCESS(CLK0) BEGIN IFCLKEVENTANDCLK=1 THENQ=NOT(C
18、LORQ);ELSE ENDIF; ENDPROCESS; PR02: PROCESS(CLK0) BEGIN OUT1=Q; ENDPROCESS; ENDARCHITECTUREONE; ENDPROCESS; 4-5.给出1位全减器的VHDL描述。要求： (1)首先设计1位半减器，然后用例化语句将它们连接起来，图3-32中h_suber是半减器，diff是输出差， s_out是借位输出，sub_in是借位输入。 (2)以1位全减器为基本硬件，构成串行借位的8位减法器，要求用例化语句来完成此项设计(减法运算是x y-sun_in=diffr) 4-5.答案 底层文件1：or2a.VHD实现
19、或门操作 LIBRARYIEEE; USEIEEE.STD_LOGIC_1164.ALL; USEIEEE.STD_LOGIC_UNSIGNED.ALL; ENTITYor2aIS PORT(a,b:INSTD_LOGIC; c:OUTSTD_LOGIC); ENDENTITYor2a; ARCHITECTUREoneOFor2aIS BEGIN c=aORb; ENDARCHITECTUREone; 底层文件2：h_subber.VHD实现一位半减器 LIBRARYIEEE; USEIEEE.STD_LOGIC_1164.ALL; USEIEEE.STD_LOGIC_UNSIGNED.ALL
20、; ENTITYh_subberIS PORT(x,y:INSTD_LOGIC; diff,s_out:OUTSTD_LOGIC); ENDENTITYh_subber; ARCHITECTUREONEOFh_subberIS SIGNALxyz:STD_LOGIC_VECTOR(1DOWNTO0); BEGIN xyzdiff=0;s_outdiff=1;s_outdiff=1;s_outdiff=0;s_outNULL; ENDCASE; ENDPROCESS; ENDARCHITECTUREONE; 顶层文件：f_subber.VHD实现一位全减器 LIBRARYIEEE; USEIEE
21、E.STD_LOGIC_1164.ALL; USEIEEE.STD_LOGIC_UNSIGNED.ALL; ENTITYf_subberIS PORT(x,y,sub_in:INSTD_LOGIC; diffr,sub_out:OUTSTD_LOGIC); ENDENTITYf_subber; ARCHITECTUREONEOFf_subberIS COMPONENTh_subber PORT(x,y:INSTD_LOGIC; diff,S_out:OUTSTD_LOGIC); ENDCOMPONENT; COMPONENTor2a PORT(a,b:INSTD_LOGIC; c:OUTSTD
22、_LOGIC); ENDCOMPONENT; SIGNALd,e,f:STD_LOGIC; BEGIN u1:h_subberPORTMAP(x=x,y=y,diff=d,s_out=e); u2:h_subberPORTMAP(x=d,y=sub_in,diff=diffr,s_out=f); u3:or2aPORTMAP(a=f,b=e,c=sub_out); ENDARCHITECTUREONE; ENDARCHITECTUREART; 4-6.根据下图，写出顶层文件MX3256.VHD的VHDL设计文件。 4-6.答案 MAX3256顶层文件 LIBRARYIEEE; USEIEEE.
23、STD_LOGIC_1164.ALL; USEIEEE.STD_LOGIC_UNSIGNED.ALL; ENTITYMAX3256IS PORT(INA,INB,INCK:INSTD_LOGIC; INC:INSTD_LOGIC; E,OUT:OUTSTD_LOGIC); ENDENTITYMAX3256; ARCHITECTUREONEOFMAX3256IS COMPONENTLK35-调用LK35声明语句 PORT(A1,A2:INSTD_LOGIC; CLK:INSTD_LOGIC; Q1,Q2:OUTSTD_LOGIC); ENDCOMPONENT; COMPONENTD-调用D触发器
24、声明语句 PORT(D,C:INSTD_LOGIC; - Page 7-CLK:INSTD_LOGIC; Q:OUTSTD_LOGIC); ENDCOMPONENT; COMPONENTMUX21-调用二选一选择器声明语句 PORT(B,A:INSTD_LOGIC; S:INSTD_LOGIC; C:OUTSTD_LOGIC); ENDCOMPONENT; SIGNALAA,BB,CC,DD:STD_LOGIC; BEGIN u1:LK35PORTMAP(A1=INA,A2=INB,CLK=INCK,Q1=AA,Q2=BB); u2:DPORTMAP(D=BB;CLK=INCK,C=INC,Q
25、=CC); u3:LK35PORTMAP(A1=BB,A2=CC,CLK=INCK,Q1=DD,Q2=OUT1)； u4:MUX21PORTMAP(B=AA,A=DD,S=BB,C=E); ENDARCHITECTUREONE; 设计含有异步清零和计数使能的16位二进制加减可控计数器。 4-7.答案： LIBRARYIEEE; USEIEEE.STD_LOGIC_1164.ALL; USEIEEE.STD_LOGIC_UNSIGNED.ALL; ENTITYCNT16IS PORT(CLK,RST,EN:INSTD_LOGIC; CHOOSE:INBIT; SETDATA:BUFFERINTE
26、GERRANCE65535DOWNTO0; COUT:BUFFERINTEGERRANCE65535DOWNTO0); ENDCNT16; ARCHITECTUREONEOFCNT16IS BEGIN PROCESS(CLK,RST,SDATA) VARIABLEQI:STD_LOGIC_VECTOR(65535DOWNTO0); BEGIN IFRST=1THEN-计数器异步复位 QI:=(OTHERS=0); ELSIFSET=1THEN-计数器一步置位 QI:=SETDATA; ELSIFCLKEVENTANDCLK=1THEN-检测时钟上升沿 IFEN=1THEN检测是否允许计数 IF
27、CHOOSE=1THEN-选择加法计数 QI:=QI+1; -计数器加一 ELSEQI=QI-1;-计数器加一 ENDIF; ENDIF; ENDIF; COUT=QI;-将计数值向端口输出 ENDPROCESS; ENDONE; - Page 8- 第五章 5-1 归纳利用QuartusII进行VHDL文本输入设计的流程：从文件输入一直到SignalTapII测试。P95P115 答：1 建立工作库文件夹和编辑设计文件；2 创建工程；3 编译前设置；4 全程编译；5 时序仿真；6 引 脚锁定；7 配置文件下载；8 打开SignalTapII编辑窗口；9 调入SignalTapII的待测信号；
28、10 SignalTapII 参数设置；11 SignalTapII参数设置文件存盘；12 带有SignalTapII测试信息的编译下载；13 启动SignalTap II进行采样与分析；14 SignalTapII的其他设置和控制方法。 5.6 5.7 - Page 9- 5.8 5.9 - Page 10- 5.10 - Page 11- 5.12 5.13 5.14 - Page 12- 第六章 6-1 什么是固有延时?什么是惯性延时?P150151 答：固有延时(InertialDelay)也称为惯性延时，固有延时的主要物理机制是分布电容效应。 6-2 是什么?在VHDL中，有什么用处
29、?P152 是什么? 答：在VHDL仿真和综合器中，默认的固有延时量（它在数学上是一个无穷小量），被称为延时。 在VHDL中，有什么用处?答：在VHDL信号赋值中未给出固有延时情况下，VHDL仿真器和综合器将自动为 系统中的信号赋值配置一足够小而又能满足逻辑排序的延时量；使并行语句和顺序语句中的并列赋值逻辑得以正 确执行。 6-4 说明信号和变量的功能特点，以及应用上的异同点。P128P129 答：变量：变量是一个局部量，只能在进程和子程序中使用。变量不能将信息带出对它做出定义的当前结构。 变量的赋值是一种理想化的数据传输，是立即发生的，不存在任何延时行为。变量的主要作用是在进程中作为临时 的
30、数据存储单元。 信号：信号是描述硬件系统的基本数据对象，其性质类似于连接线；可作为设计实体中并行语句模块间的 信息交流通道。信号不但可以容纳当前值，也可以保持历史值；与触发器的记忆功能有很好的对应关系。 6-5 在VHDL设计中，给时序电路清零(复位)有两种力方法，它们是什么? 解：设Q定义成信号，一种方法：Q=“000000”； 其中“000000”反映出信号Q的位宽度。第二种方 法：Q0)；其中OTHERS=0不需要给出信号Q的位宽度，即可对Q清零。 6-6 哪一种复位方法必须将复位信号放在敏感信号表中?给出这两种电路的VHDL描述。 解：边沿触发复位信号要将复位信号放在进程的敏感信号表中
31、。 （1）边沿触发复位信号 . ARCHITECTUREbhv0FDFF3IS SIGNALQQ:STD_LOGIC; BEGIN PROCESS(RST) BEGIN IF RSTEVENTANDRST=1 THEN - Page 13- QQ0); ENDIF; ENDPROCESS; Q1=QQ; END; （2）电平触发复位信号 . ARCHITECTUREbhv0FDFF3IS SIGNALQQ:STD_LOGIC; BEGIN PROCESS(CLK) BEGIN IFRST=1THEN QQ0); ENDIF; ENDPROCESS; Q1=QQ; END; 6-7 什么是重载函
32、数?重载算符有何用处?如何调用重载算符函数? 答：（1）什么是重载函数? 根据操作对象变换处理功能。 （2）重载算符有何用处? 用于两个不同类型的操作数据自动转换成同种数据类型，并进行运算处理。 （3）如何调用重载算符函数?采用隐式方式调用，无需事先声明。 6-8 判断下面三个程序中是否有错误，若有则指出错误所在，并给出完整程序。 程序1: SignalA,EN: std_logic; Process(A,EN) VariableB:std_logic; Begin ifEN=lthen B=A; endif; -将“B=A”改成“B:=A” endprocess; 程序2: Architec
33、tureoneofsampleis variablea，b，c:integer; begin c=a+b; -将“c=a+b”改成“c:=a+b” end; 程序3: libraryieee; useieee.std_logic_1164.all; entitymux21is PORT(a,b:instd_logic;sel:instd_loglc;c:outstd_logle;); -将“;)”改成“)” endsam2; -将“sam2”改成“entitymux21” architectureoneofmux2lis begin -增加“process(a,b,sel)begin” ifs
34、el=0thenc:=a;elsec:=b;endif; -应改成“ifsel=0thenc=a;elsec=b;endif;” - Page 14- -增加“endprocess;” endtwo; -将“two”改成“architectureone” 7-2LPM_ROM、LPM_RAM、LPM_FIFO等模块与FPGA中嵌入的EAB、ESB、M4K有怎样的联系? 答：ACEXlK系列为EAB；APEX20K系列为ESB；Cyclone系列为M4K 第八章 8-1仿照例8-1，将例8-4单进程用两个进程，即一个时序进程，一个组合进程表达出来。 -解：【例8-4】的改写如下： LIBRARY
35、IEEE; USEIEEE.STD_LOGIC_1164.ALL; ENTITYMOORE1IS PORT(DATAIN:INSTD_LOGIC_VECTOR(1DOWNTO0); CLK,RST:INSTD_LOGIC; Q:OUTSTD_LOGIC_VECTOR(3DOWNTO0); ENDMOORE1; ARCHITECTUREbehavOFMOORE1IS TYPEST_TYPEIS(ST0,ST1,ST2,ST3,ST4); SIGNALC_ST,N_ST:ST_TYPE; BEGIN REG:PROCESS(CLK,RST) BEGIN IFRST=1THENC_ST=ST0; -
36、Q=0000; ELSIFCLKEVENTANDCLK=1THEN C_STIFDATAIN=10THENN_ST=ST1; ELSEN_ST=ST0;ENDIF; QIFDATAIN=11THENN_ST=ST2; ELSEN_ST=ST1;ENDIF; QIFDATAIN=01THENN_ST=ST3; ELSEN_ST=ST0;ENDIF; QIFDATAIN=00THENN_ST=ST4; ELSEN_ST=ST2;ENDIF; QIFDATAIN=11THENN_ST=ST0; ELSEN_ST=ST3;ENDIF; QN_ST=ST0; - Page 15- ENDCASE; ENDPROCESSCOM; ENDb