《2022年Verilog-A分钟快速入门教程 .pdf》由会员分享，可在线阅读，更多相关《2022年Verilog-A分钟快速入门教程 .pdf（5页珍藏版）》请在taowenge.com淘文阁网|工程机械CAD图纸|机械工程制图|CAD装配图下载|SolidWorks_CaTia_CAD_UG_PROE_设计图分享下载上搜索。
1、Verilog-A 30分钟快速入门教程进入正题，学了几天的Verilog-A，平台是 Agilent ADS，主要参考“ Verilog-AMS Language Reference Manual” 和 ADS 的帮助文档。现在的状态算是入门了，写了个简单的PLL。总结这几天的学习，觉得效率太低，我以前有一定Verilog基础，研一时学过一点VHDL-AMS ，学到现在这个状态应该半天就够了；入门的话，30 分钟足矣；跟着这个教程走，你会很快了解和熟悉 Verilog-A。（前提是有一定的Verilog基础和电路基础）1、基尔霍夫定律撑起了整个电路学的大厦（当然也可以认为基尔霍夫定律只是麦克
2、斯韦方程的简化版），作为模拟电路描述语言Verilog-A，同样将基尔霍夫定律作为其基本，最重要的两个概念便是流量(Flow) 和位(Potential)，在电学里是电流和电压， 在力学里可以是力和距离， 在热学里可以是功率和温差， 等等。在 Verilog-A中，你可以将电阻电容电感等器件用一个方程式来表述，比如I(out) + V(out)/R，这样就产生了一个电阻，最后Verilog-A仿真器会用某种算法 (迭代是最常见的 )将 I(out)和 V(out) 求解出来，然后根据这个解去算下一个时刻的 I 、V 等，当然这仅仅是指时域仿真。2、下面讲 Verilog-A的语法：begin
3、end /相当于 C 语言的一对大括号，与Verilog同if ( expression ) true_statement ; else false_statement ; /与 Verilog同case ( expression ) case_item case_item endcase for ( procedural_assignment ; expression; procedural_assignment ) statement /case与 for 语句都跟 Verilog 、C 语言类似cross( expr , dir , time_tol , expr_tol ); /cro
4、ss用来产生一个 event ，如：(cross(V(sample) -2.0, +1.0) / 指 sample的电压超过 2.0 时触发该事件， 将会执行后面的语句， +1.0表示正向越过， -1.0 则相反ddt( expr ) / 求导，如：I(n1,n2) + C * ddt(V(n1, n2); /表示了一个电容idt( expr , ic , assert , abstol ) /积分，如：V(out) = & | & | ?: 等，跟 Verilog一样另外，新加的一个符号 + ，这个专门给模拟信号赋值用，注意这个赋值符号是可以累加的，就是说赋两次值的话，它会加起来，而不是覆盖
5、，如：/ model input admittance（导纳）I(in) + V(in)/Rin; I(in) + Cin*ddt(V(in); 预处理 &宏：define else ifdef include resetall undef 跟 Verilog差不多3、Verilog-A程序基本结构：include disciplines.vams / 预处理module load(p); / 定义模块， p 是端口electrical p, gnd; / 定义节点ground gnd; / 定义 gnd 为 ground节点，电位为 0 parameter real R=50.0; / 定义
6、 R 这个参数并赋初值analog / 模拟语句从这开始V(p) + R * I(p, gnd); / 在这里表示一个电阻，表示了输出电压与输出电流的关系endmodule / 模块定义结束名师资料总结 - - -精品资料欢迎下载 - - - - - - - - - - - - - - - - - - 名师精心整理 - - - - - - - 第 2 页，共 5 页 - - - - - - - - - 4、上面这些基本上是最常用的了，了解之后，你就能看懂一般的Verilog-A程序了，下面是我写的PLL 仿真程序，把它看完并看懂（当然第一次并不需要看得很仔细）：提示：振荡频率 46G ， 分频
7、器为 50 分频，Fref 为 100M ， 鉴相器为电荷泵型。include disciplines.vams include constants.vams /VCO module my_vco(in, out); input in; output out; electrical in, out; parameter real gain=2.0e9, fc=4.0e9; analog V(out) 0.5) begin up = 0; down = 0; end if(up) begin if(V(outP)= 3) V(outP) + 3-I(outP)*Ro2; else I(outP)
8、 + -up*0.01; end 名师资料总结 - - -精品资料欢迎下载 - - - - - - - - - - - - - - - - - - 名师精心整理 - - - - - - - 第 3 页，共 5 页 - - - - - - - - - else begin I(outP) + 0; end if(down) begin if(V(outN) = 0) V(outN) + 0-I(outN)*Ro2; else I(outN) + down*0.01; end else begin I(outN) =K) cnt=0; if(cnt*2-K=0) V(out) + 1; else
9、V(out) + 0; end endmodule 以上是 VCO、鉴相器和分频器，原理图我是在ADS 中画的，如下所示：名师资料总结 - - -精品资料欢迎下载 - - - - - - - - - - - - - - - - - - 名师精心整理 - - - - - - - 第 4 页，共 5 页 - - - - - - - - - 以下是仿真结果：好，看到这儿你已经入门了，想进一步熟悉Verilog-A的话，请参看：名师资料总结 - - -精品资料欢迎下载 - - - - - - - - - - - - - - - - - - 名师精心整理 - - - - - - - 第 5 页，共 5 页 - - - - - - - - -