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1、常见的硬件笔试面试题目1 上一篇/ 下一篇 2009-06-03 18:36:05 / 个人分类： FPGA 设计查看 ( 736 ) / 评论 ( 0 ) / 评分 ( 0 / 0 )建立时间 (Setup Time) 和保持时间（ Hold time ）。建立时间是指在时钟边沿前，数据信号需要保持不变的时间。保持时间是指时钟跳变边沿后数据信号需要保持不变的时间。见图1。如果不满足建立和保持时间的话，那么DFF 将不能正确地采样到数据，将会出现metastability的情况。如果数据信号在时钟沿触发前后持续的时间均超过建立和保持时间，那么超过量就分别被称为建立时间裕量和保持时间裕量。图 1
2、 建立时间和保持时间示意图2 什么是竞争与冒险现象？怎样判断？如何消除？在组合逻辑中，由于门的输入信号通路中经过了不同的延时，导致到达该门的时间不一致叫竞争。产生毛刺叫冒险。如果布尔式中有相反的信号则可能产生竞争和冒险现象。解决方法：一是添加布尔式的消去项，二是在芯片外部加电容。3 用 D 触发器实现 2 倍分频的逻辑 电路 ？Verilog描述：module divide2( clk , clk_o, reset); input clk , reset; output clk_o; wire in; reg out ; always ( posedge clk or posedge rese
3、t) if ( reset) out = 0; else out = in; assign in = out; assign clk_o = out; endmodule 图形描述：4 什么是 线与 逻辑，要实现它，在硬件 特性上有什么具体要求？名师资料总结 - - -精品资料欢迎下载 - - - - - - - - - - - - - - - - - - 名师精心整理 - - - - - - - 第 1 页，共 30 页 - - - - - - - - - 线与逻辑是两个输出信号相连可以实现与的功能。在硬件上，要用oc 门来实现，由于不用oc 门可能使灌电流过大，而烧坏逻辑门。同时在输出端口
4、应加一个上拉电阻。5 什么是同步逻辑和异步逻辑？同步逻辑是时钟之间有固定的因果关系。异步逻辑是各时钟之间没有固定的因果关系。6 请画出微机接口电路中，典型的输入设备与微机接口逻辑示意图（数据接口、控制接口、所存器/缓冲器）。7 你知道那些常用逻辑电平？TTL 与 COMS 电平可以直接互连吗？12，5，3.3 TTL 和 CMOS 不可以直接互连，由于TTL 是在 0.3-3.6V 之间，而 CMOS 则是有在 12V 的有在 5V 的。CMOS 输出接到TTL 是可以直接互连。 TTL 接到 CMOS 需要在输出端口加一上拉电阻接到5V 或者 12V 。8 可编程 逻辑器件 在现代 电子设计
5、 中越来越重要，请问：你所知道的可编程逻辑器件有哪些？PAL，PLD ，CPLD ，FPGA 。9 试用 VHDL 或 VERILOG 、ABLE 描述 8 位 D 触发器逻辑。module dff8(clk , reset, d, q); input clk; input reset; input 7:0 d; output 7:0 q; reg 7:0 q; always (posedge clk or posedge reset) if(reset) q = 0; else q = d; endmodule 10 设想你将设计完成一个电子电路方案。请简述用EDA 软件（如 PROTEL
6、）进行设计（包括原理图和 PCB 图）到调试出样机的整个过程。在各环节应注意哪些问题？电源的稳定上，电容的选取上，以及布局的大小。11 用逻辑门和cmos 电路实现 ab+cd 12 用一个二选一mux 和一个 inv 实现异或名师资料总结 - - -精品资料欢迎下载 - - - - - - - - - - - - - - - - - - 名师精心整理 - - - - - - - 第 2 页，共 30 页 - - - - - - - - - 13 给了 reg 的 setup,hold 时间，求中间组合逻辑的delay 范围。Delay period - setup - hold 14 如何解
7、决亚稳态亚稳态是指触发器无法在某个规定时间段内达到一个可确认的状态。当一个触发器进入亚稳态时，既无法预测该单元的输出电平，也无法预测何时输出才能稳定在某个正确的电平上。在这个稳定期间，触发器输出一些中间级电平，或者可能处于振荡状态，并且这种无用的输出电平可以沿信号通道上的各个触发器级联式传播下去。15 用 verilog/vhdl 写一个 fifo 控制器包括空，满，半满信号。16 用 verilog/vddl检测 stream 中的特定字符串分状态用状态机写。17 用 mos 管搭出一个二输入与非门。18 集成电路前段设计流程，写出相关的工具。19 名词 IRQ,BIOS,USB,VHDL,
8、SDR IRQ: Interrupt ReQuest BIOS: Basic Input Output System USB: Universal Serial BusVHDL: VHIC Hardware Description Language SDR: Single Data Rate 20 unix 命令 cp -r, rm,uname 21 用波形表示D 触发器的功能22 写异步 D 触发器的 verilog module module dff8(clk , reset, d, q); input clk; input reset; input d; output q; reg q;
9、 always (posedge clk or posedge reset) if(reset) q = 0; else q = d; 名师资料总结 - - -精品资料欢迎下载 - - - - - - - - - - - - - - - - - - 名师精心整理 - - - - - - - 第 3 页，共 30 页 - - - - - - - - - endmodule 23 What is PC Chipset? 芯片组（ Chipset ）是主板的核心组成部分，按照在主板上的排列位置的不同，通常分为北桥芯片和南桥芯片。北桥芯片提供对CPU 的类型和主频、 内存的类型和最大容量、ISA/PC
10、I/AGP插槽、ECC 纠错等支持。南桥芯片则提供对KBC （键盘控制器）、RTC（实时时钟控制器）、USB （通用串行 总线 ）、 Ultra DMA/33(66)EIDE数据传输方式和ACPI（高级能源管理）等的支持。其中北桥芯片起着主导性的作用，也称为主桥（ Host Bridge ）。除了最通用的南北桥结构外，目前芯片组正向更高级的加速集线架构发展，Intel 的 8xx 系列芯片组就是这类芯片组的代表，它将一些子系统 如 IDE 接口、音效、 MODEM 和 USB 直接接入主芯片，能够提供比 PCI 总线宽一倍的带宽，达到了266MB/s 。24 用传输门和反向器搭一个边沿触发器2
11、5 画状态机，接受1，2，5 分钱的卖报机，每份报纸5 分钱 library ieee; use ieee.std_logic_1164.all; use ieee.std_logic_unsigned.all; entity pdiv is port(clk:in std_logic; y : out std_logic); end pdiv; architecture bh of pdiv is signal loadn,loadm,a,b :std_logic; signal qn,qm: std_logic_vector(2 downto 0); begin process (clk,
12、loadn,loadm) begin if loadn =1 then qn= 010 ; elsif clkevent and clk=1 then qn=qn-1; end if; if loadm=1 then qm=010; elsif clkevent and clk=0 then 名师资料总结 - - -精品资料欢迎下载 - - - - - - - - - - - - - - - - - - 名师精心整理 - - - - - - - 第 4 页，共 30 页 - - - - - - - - - qm=qm-1; end if; end process; loadn=qn(2); l
13、oadm=qm(2); a=qn(1); b=qm(1); y 和 = 有什么区别？4. 画一个 D 触发器的原理图（门级），并且用verilog gate level表示出来；5. 用最少的 Mos 管画出一个与非门；6. 写一段 finite state machine （主要考察coding style ）；如果触发器的setup time/hold time不满足 ,这个数据就不能被这一时钟打入触发器，只有在下一个时钟上升沿到来时，数据才能被打入触发器。在同步 系统 中，如果触发器的setup time/hold time不满足，就可能产生亚稳态（Metastability ），导致采
14、样错误。 此时触发器输出端Q 在有效时钟沿之后比较长的一段时间处于不确定的状态，在这段时间里Q 端毛刺、振荡、固定的某一电压值， 而不是等于数据输入端D 的值。这段之间成为决断时间 （resolution time） 。经过 resolution time之后 Q 端将稳定到0 或 1 上，但是究竟是0 还是 1，这是随机的，与输入没有必然的关系。只要系统中有异步元件，亚稳态就是无法避免的，因此设计 的电路 首先要减少亚稳态导致错误的发生，其次要使系统对产生的错误不敏感。前者需要同步来实现，而后者根据不同的设计应用有不同的处理办法题目 是都用英文写的，我用汉字来表达1， a 为输入端， b 为
15、输出端，如果a 连续输入为1101 则 b 输出为 1，否则为0 例如 a：0001100110110100100110 b：0000000000100100000000 请画出 state machine 2， 请用 RTL 描述上题 state machine 3，library IEEE; 名师资料总结 - - -精品资料欢迎下载 - - - - - - - - - - - - - - - - - - 名师精心整理 - - - - - - - 第 8 页，共 30 页 - - - - - - - - - use IEEE.STD_LOGIC_1164.ALL; use IEEE.STD_
16、LOGIC_ARITH.ALL; use IEEE.STD_LOGIC_UNSIGNED.ALL; entity check1101 is Port ( a : in std_logic; clk : in std_logic; b : out std_logic); end check1101; architecture Behavioral of check1101 is signal p : std_logic_vector(0 to 3); begin serial2parallel: process(clk) begin if clkevent and clk=1 then p=a&
17、p(0 to 2); end if; end process; check: process(clk,p) begin if clkevent and clk=1 then if p = 1101 then b= 1; else b= 0; end if; end if; end process; end Behavioral; 我的一个同事说的。你的 p 其实就是一个状态，应该是设两个状态就足够了：1101 和 OTHERS 这只是一个典型的设计题目，而且用状态机做并没有使设计复杂化你下面的设计会实现有两个延时，不过我相信出题的人不会在意这个的。名师资料总结 - - -精品资料欢迎下载 -
18、- - - - - - - - - - - - - - - - - 名师精心整理 - - - - - - - 第 9 页，共 30 页 - - - - - - - - - 还有就是，状态机设计一般都有reset 的，你要加上这个端口才比较好，当然不加也不算不完整吧此题 scholes 描述的，只有一个延时。修改如下：library ieee; use ieee.std_logic_1164.all; use ieee.STD_LOGIC_ARITH.all; use ieee.STD_LOGIC_UNSIGNED.all; entity test is port ( rst : in std_
19、logic; clk : in std_logic; a : in std_logic; b : out std_logic ); end test; architecture test of test is signal p: std_logic_vector(3 downto 0 ); begin Start:process (rst, clk, p, a) begin - process if rst = 1 then if clkevent and clk = 1 then p=p(2 downto 0)&a; end if; else p=0000; end if; end proc
20、ess; Start1:process (rst, clk, p) begin - process if rst = 1 then if clkevent and clk = 1 then if p = 1101 then b=1; 名师资料总结 - - -精品资料欢迎下载 - - - - - - - - - - - - - - - - - - 名师精心整理 - - - - - - - 第 10 页，共 30 页 - - - - - - - - - else b=0; end if; end if; else b=0; end if; end process; end test; 本题考察利用
21、有限状态机进行时序 逻辑的设计下面用 verilog 进行描述：（有限状态机提供6 个状态）module sequence_detect(in,out,clk,rst,state); output out; output2:0state; input clk; input rst; input in; reg2:0state; wire out; parameter IDLE=d0, A=d1, B=d2, C=d3, D=d4, E=d5; assign ut=(state=D)&(in=1)?1:0; always (posedge clk) begin if(!rst) begin st
22、ate=IDLE; end 名师资料总结 - - -精品资料欢迎下载 - - - - - - - - - - - - - - - - - - 名师精心整理 - - - - - - - 第 11 页，共 30 页 - - - - - - - - - else case(state) IDLE:if(in=1) / the first code is right, storing the state A / begin state=A; end A:if(in=1) / the second code is right, storing the state B / begin state=B; e
23、nd else begin state=IDLE; end B:if(in=0) / the third code is right, storing the state C / begin state=C; end else begin state=E; end C:if(in=1) / the fourth code is right, storing the state D / begin state=D; / out=1; end else begin state=IDLE; / out=0; end 名师资料总结 - - -精品资料欢迎下载 - - - - - - - - - - -
24、 - - - - - - - 名师精心整理 - - - - - - - 第 12 页，共 30 页 - - - - - - - - - D:if(in=1) / connecting the front inputted sequence,again introducing one,storing state B / begin state=B; end else begin state=IDLE; end E:if(in=0) begin state=C; end else begin state=B; end default:state=IDLE; endcase end endmodul
25、e library ieee; use ieee.std_logic_1164.all; use ieee.STD_LOGIC_ARITH.all; use ieee.STD_LOGIC_UNSIGNED.all; entity test is port ( rst : in std_logic; clk : in std_logic; a : in std_logic; b : out std_logic ); end test; 名师资料总结 - - -精品资料欢迎下载 - - - - - - - - - - - - - - - - - - 名师精心整理 - - - - - - - 第 1
26、3 页，共 30 页 - - - - - - - - - architecture test of test is signal p: std_logic_vector(2 downto 0 ); begin Start:process (rst, clk) begin if rst = 1 then p=000; if clkevent and clk = 1 then p=p(1 downto 0)&a; end if; end if; end process; Start1:process (rst, clk) begin - process if rst = 1 then b=0; i
27、f clkevent and clk = 1 then if p = 110 and a=1 then b=1; else b=0; end if; end if; end if; end process; end test; 有两段代码1。proceee(a,b,c,sel,y) begin if (sel) y = a+b; else y = a+c; end 名师资料总结 - - -精品资料欢迎下载 - - - - - - - - - - - - - - - - - - 名师精心整理 - - - - - - - 第 14 页，共 30 页 - - - - - - - - - 2.y =
28、sel ? a+b : a+c; 面试官说第一中表达方法是先选后加，所以电路实现是一个选择器和一个加法器第二种方法是先加后选，用到两个加法器和一个选择器，所以他说第一种表达方式要好一些。查了一下书，发现面试官说的并不全对，一般来说，综合工具会自动的优化，一般只会综合出一个加法器和一个选择器先选后加是加法器共用，节省面积先加后选是用面积换时间，电路的工作速度更快些。为了实现逻辑（A XOR B ）OR （C AND D ），请选用以下逻辑中的一种，并说明为什么？1）INV 2）AND 3）OR 4）NAND 5）NOR 6）XOR 我没有做出来，请大家帮忙看看我想了一下，用与非是肯定可以实现的1
29、。与非门的两个输入连在一起就成了非门2。或门可以用与非和非门搭建或非其实也可以1。或非的两个输入PAD 连在一起成非门2。与门可以用或非门和非门搭建奇数分频（ 6 或者 3）module s1 (/ ALTERA_ARGS_BEGIN DO NOT REMOVE THIS LINE! clkin, clkout, s1, s2 / ALTERA_ARGS_END DO NOT REMOVE THIS LINE! );/ Port Declaration / ALTERA_IO_BEGIN DO NOT REMOVE THIS LINE! input clkin; output clkout,
30、s1, s2; / ALTERA_IO_END DO NOT REMOVE THIS LINE! wire s1,s2; reg 1:0 step1, step2; always (posedge clkin) begin case (step1) 2b00: step1=2b01; 名师资料总结 - - -精品资料欢迎下载 - - - - - - - - - - - - - - - - - - 名师精心整理 - - - - - - - 第 15 页，共 30 页 - - - - - - - - - 2b01: step1=2b10; 2b10: step1=2b00; default :st
31、ep1=2b00; endcase end always (negedge clkin) begin case (step2) 2b00: step2=2b01; 2b01: step2=2b10; 2b10: step2=2b00; default :step2=2b00; endcase end assign clkout=step11|step21; assign s1=step11; assign s2=step21; endmodule testbench: timescale 1ns/1ns module s1_tb; reg clk_in; wire clk_out,s1, s2
32、; always #50 clk_in=clk_in; initial begin clk_in=0; #1000 $stop; end s1 s10(.clkin(clk_in), .clkout(clk_out), .s1(s1), .s2(s2); endmodule 独立晶振名师资料总结 - - -精品资料欢迎下载 - - - - - - - - - - - - - - - - - - 名师精心整理 - - - - - - - 第 16 页，共 30 页 - - - - - - - - - 一个 10m 一个 15m ，10m 向 15m 的传输数据问怎么实现我说小数分频成10m 内部
33、时钟，再采样求正解数据量少用握手信号,数据量多用FIFO, 如果有很高的时钟资源可以考虑用高时钟采样,但是不是很好的方法,分频成 5M 是肯定不行的 ,分成相同频率也是异步信号常见的硬件笔试面试题目3 上一篇/ 下一篇 2009-06-03 18:33:47 / 个人分类： FPGA 设计查看 ( 961 ) / 评论 ( 0 ) / 评分 ( 0 / 0 )http:/ 和 holdup 时间 ,区别 . 2.多时域 设计 中,如何处理信号跨时域3.latch 与 register 的区别 ,为什么现在多用register. 行为级描述中latch 如何产生的4.BLOCKING NONBL
34、OCKING 赋值的区别5.MOORE 与 MEELEY 状态机的特征6.IC 设计中同步复位与异步复位的区别7.实现 N 位 Johnson Counter,N= 8.用 FSM 实现 101101 的序列检测模块2.多时域设计中 ,如何处理信号跨时域：情况比较多，如果简单回答的话就是：跨时域的信号要经过同步器同步，防止亚稳态传播。例如：时钟域 1 中的一个信号，要送到时钟域2，那么在这个信号送到时钟域2 之前，要先经过时钟域2 的同步器同步后，才能进入时钟域2。这个同步器就是两级d 触发器，其时钟为时钟域2 的时钟。这样做是怕时钟域1 中的这个信号，可能不满足时钟域2 中触发器的建立保持时
35、间，而产生亚稳态，因为它们之间没有必然关系，是异步的。这样做只能防止亚稳态传播，但不能保证采进来的数据的正确性。所以通常只同步很少位数的信号。比如控制信号，或地址。当同步的是地址时，一般该地址应采用格雷码，因为格雷码每次只变一位，相当于每次只有一个同步器在起作用，这样可以降低出错概率，象异步FIFO 的设计中，比较读写地址的大小时，就是用这种方法。如果两个时钟域之间传送大量的数据，可以用异步FIFO 来解决问题。6.IC 设计中同步复位与异步复位的区别如果光说概念的话：同步复位在时钟沿采复位信号，完成复位动作。异步复位不管时钟，只要复位信号满足条件，就完成复位动作。名师资料总结 - - -精品
36、资料欢迎下载 - - - - - - - - - - - - - - - - - - 名师精心整理 - - - - - - - 第 17 页，共 30 页 - - - - - - - - - 象芯片的上电复位就是异步复位，因为这时时钟振荡器不一定起振了，可能还没有时钟脉冲。异步复位很容易受到复位端信号毛刺的影响，比如复位端信号由组合逻辑组成，那组合逻辑输出产生的冒险，就会使触发器错误的复位。4.BLOCKING NONBLOCKING 赋值的区别这个问题可参考的资料很多，讲的都很透彻，可以找一下。基本用法就是常说的“ 组合逻辑用BLOCKING ，时序 逻辑用 NONBLOCKING”。3.l
37、atch 与 register 的区别 ,为什么现在多用register. 行为级描述中latch 如何产生的区别不多说。为什么避免使用latch ，因为设计中用latch 会使设计后期的静态时序分析变的困难（必须用的地方当然另当别论）。行为级描述中latch 产生的原因：多由于构造组合逻辑电路 时，使用 if 或 case 语句，没有把所有的条件给足，导致没有提到的条件，其输出未知。或者是每个条件分支中，没有给出所有输出的值，这就会产生 latch 。所以构造组合逻辑电路时，其always 语句中的敏感信号必须包括所有的输入端，每个条件分支必须把所有的输出端的值都给出来。1.setup 和
38、holdup 时间 ,区别 . 建立时间：触发器在时钟沿来到前，其数据输入端的数据必须保持不变的时间保持时间：触发器在时钟沿来到后，其数据输入端的数据必须保持不变的时间1.模拟电路设计基础知识 (笔试 时候容易遇到的题目 ) 1.最基本的如三极管曲线特性(太低极了点 ) 2.基本放大电路，种类，优缺点，特别是广泛采用差分结构的原因3.反馈之类，如：负反馈的优点（带宽变大）4.频率响应，如：怎么才算是稳定的，如何改变频响曲线的几个方法5.锁相环电路组成，振荡器（比如用D 触发器如何搭）6.A/D 电路组成 ,工作原理如果公司做高频电子 的，可能还要RF 知识，调频，鉴频鉴相之类，不一一列举太底层
39、的 MOS 管物理特性感觉一般不大会作为笔试面试 题，因为全是微电子物理，公式推导太罗索，除非面试出题的是个老学究ic 设计 的话需要熟悉的软件adence, Synopsys, Advant，UNIX 当然也要大概会操作实际工作所需要的一些技术 知识 (面试容易问到 ) 如电路的低功耗，稳定，高速如何做到，调运放，布版图注意的地方等等,一般会针名师资料总结 - - -精品资料欢迎下载 - - - - - - - - - - - - - - - - - - 名师精心整理 - - - - - - - 第 18 页，共 30 页 - - - - - - - - - 对简历上你所写做过的东西具体问，
40、肯定会问得很细（所以别把什么都写上，精通之类的词也别用太多了），这个东西各个人就不一样了，不好说什么了。2.数字电路设计当然必问 Verilog/VHDL ，如设计计数器逻辑方面数字电路的卡诺图化简，时序（同步异步差异），触发器有几种（区别，优点），全加器等等比如：设计一个自动售货机系统 ，卖 soda 水的，只能投进三种硬币，要正确的找回钱数1.画出 fsm （有限状态机）2.用 verilog编程 ，语法要符合fpga 设计的要求系统方面：如果简历上还说做过cpu 之类，就会问到诸如cpu 如何 工作，流水线之类的问题3.单片机、 DSP 、FPGA 、嵌入式 方面（从没碰过，就大概知道几
41、个名字胡扯几句，欢迎拍砖，也欢迎牛人帮忙补充）如单片机 中断几个 /类型，编中断程序注意什么问题DSP 的结构（冯 .诺伊曼结构吗？）嵌入式处理器类型(如 ARM )，操作系统种类（Vxworks,ucos,winCE,linux），操作系统方面偏 CS 方向了，在CS 篇里面讲了4.信号系统基础拉氏变换与 Z 变换公式等类似东西，随便翻翻书把如.h(n)=-a*h(n- 1)+b*(n)a.求 h(n) 的 z 变换b.问该系统是否为稳定系统c.写出 F IR 数字滤波器的差分方程以往各种笔试题举例利用 4 选 1 实现 F(x,y,z)=xz+yz 用 mos 管搭出一个二输入与非门。用传
42、输门和倒向器搭一个边沿触发器用运算放大器组成一个10 倍的放大器微波电路的匹配电阻。名词解释，无聊的外文缩写罢了，比如PCI 、ECC、DDR 、interrupt 、pipeline IRQ,BIOS,USB,VHDL,VLSI VCO(压控振荡器 ) RAM ( 动态随机存储器)，FIR IIR DFT( 离散傅立叶变换）或者是中文的，比如a 量化误差b.直方图c.白平衡共同的注意点1.一般情况下，面试官主要根据你的简历提问，所以一定要对自己负责，把简历上的东西搞明白； 2.个别招聘针对性特别强，就招目前他们确的方向的人，这种情况下，就要投其所好，名师资料总结 - - -精品资料欢迎下载
43、- - - - - - - - - - - - - - - - - - 名师精心整理 - - - - - - - 第 19 页，共 30 页 - - - - - - - - - 尽量介绍其所关心的东西。3.其实技术面试并不难，但是由于很多东西都忘掉了，才觉得有些难。所以最好在面试前把该看的书看看。4.虽然说技术面试是实力的较量与体现，但是不可否认，由于不用面试官/公司所专领域及爱好不同，也有面试也有很大的偶然性，需要冷静对待。不能因为被拒，就否认自己或责骂公司。5.面试时要 take it easy ，对越是自己钟情的公司越要这样。1 集成电路设计前端流程及工具。2。FPGA 和 ASIC 的
44、概念，他们的区别3。LATCH 和 DFF 的概念和区别4。用 DFF 实现二分频。5。用 VERILOG 或 VHDL 写一段代码，实现消除一个glitch 6。给一个表达式f=xxxx+xxxx+xxxxx+xxxx用最少数量的与非门实现（实际上就是化简）7。用 VERILOG 或 VHDL 写一段代码，实现10 进制计数器。8。给出一个门级的图，又给了各个门的传输延时，问关键路径是什么，还问给出输入，使得输出依赖于关键路径。9。A,B,C,D,E进行投票，多数服从少数，输出是F（也就是如果A,B,C,D,E中 1 的个数比 0 多，那么 F 输出为 1，否则 F 为 0），用与非门实现，
45、输入数目没有限1. 可参考各 EDA 厂商的 开发 工具2. FPGA 与 ASIC 的可参阅各种EDA 相关书籍。3. LATC 是 H 锁存器， DFF 是触发器，其电路形式完全不同。4. always (posedge clk) if (reset) begin sel = 1; clk1 = 1; clk2 = 1; end else begin sel = sel; if (sel) clk1 = clk1; else clk2 = clk2; 名师资料总结 - - -精品资料欢迎下载 - - - - - - - - - - - - - - - - - - 名师精心整理 - - -
46、- - - - 第 20 页，共 30 页 - - - - - - - - - end 5. glitch 主要发生在组合逻辑电路输出，可以加DFF 输出稳定信号6，7，8，9： 。制。2 负数与正数相乘的问题3 1010 （-6）*0010 （2）用补码相乘时应该进行相应的符号扩展，比如上面是4bit 相乘，结果应该为8bit 。这样符号扩展后分别为11111010 和 00000010 ，然后再用这两个数直接相乘，结果为111110100 ，取其低 8 位 11110100 ，作为-6*2 的结果。这也是个补码形式，再判断一下高位恢复为原码，得到结果。以前讨论过相关问题，可以翻出来看看检测
47、信号的上升沿LIBRARY ieee; USE ieee.std_logic_1164.all; ENTITY sync IS PORT(clk: IN STD_LOGIC; rst: IN STD_LOGIC; sync_in: IN STD_LOGIC; sync_out: OUT STD_LOGIC); END sync; ARCHITECTURE arch OF sync IS SIGNAL sync_int1, sync_int2: STD_LOGIC; BEGIN - PROCESS(clk, rst, sync_in) BEGIN IF rst=0 THEN sync_out=0
48、; ELSIF rising_edge(clk) THEN sync_int1=sync_in; sync_int2=sync_int1; IF (sync_int1=1 AND sync_int2=0) THEN sync_out=1; ELSE sync_out=0; 名师资料总结 - - -精品资料欢迎下载 - - - - - - - - - - - - - - - - - - 名师精心整理 - - - - - - - 第 21 页，共 30 页 - - - - - - - - - END IF; END IF; END PROCESS; END arch; 并入串出？library I
49、EEE; use IEEE.STD_LOGIC_1164.ALL; use IEEE.STD_LOGIC_ARITH.ALL; use IEEE.STD_LOGIC_UNSIGNED.ALL; entity piso is port( datain :in std_logic_vector(39 downto 0); clk : in std_logic; nLoad:in std_logic; data_out: out std_logic); end piso; architecture Behavioral of piso is signal q: std_logic_vector(39
50、 downto 0); begin process (nLoad,clk) begin if nLoad= 0 then q=datain; elsif clkevent and clk=1 then q(1)=q(0); for i in 1 to 39 loop q(i)=q(i-1); end loop; end if; end process; process (nLoad,clk) begin if nLoad=0 then 名师资料总结 - - -精品资料欢迎下载 - - - - - - - - - - - - - - - - - - 名师精心整理 - - - - - - - 第