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1、一任务一任务1 1：普通：普通8_38_3编码器编码器1 1任务分析任务分析用一定位数的二进制数来表示十进制数码、字母、符号等信息称为编码。用一定位数的二进制数来表示十进制数码、字母、符号等信息称为编码。实现编码操作的电路称为编码器。编码器分为普通编码器和优先实现编码操作的电路称为编码器。编码器分为普通编码器和优先(yuxin)编码器。编码器。普通编码器任何时刻只允许一个输入有效。特点为普通编码器任何时刻只允许一个输入有效。特点为“或或”逻辑关系。逻辑关系。项目项目(xingm)(xingm)1 编码器编码器 第一页，共十一页。普通普通8_3编码器真值表：其中编码器真值表：其中(qzhng)(
2、qzhng)输入输入8个互斥的信号，输出个互斥的信号，输出3位二进制代码位二进制代码 第二页，共十一页。2 2任务实施任务实施使用使用VHDLVHDL顺序语句顺序语句(yj)，完成普通，完成普通8_38_3编码器的文本编辑编码器的文本编辑：LIBRARYIEEE;USEIEEE.STD_LOGIC_1164.ALL;ENTITYbianma_3ISPORT(i:INSTD_LOGIC_VECTOR(7DOWNTO0);y:OUTSTD_LOGIC_VECTOR(2DOWNTO0);ENDENTITYbianma_3;ARCHITECTUREONEOFbianma_3ISBEGIN 第三页，共十
3、一页。PROCESS(i)BEGINCASEiISWHEN00000001=yyyyyyyyy=ZZZ;ENDCASE;ENDPROCESS;ENDARCHITECTUREONE; 第四页，共十一页。 仿真仿真(fnzhn)测试测试 第五页，共十一页。二任务二任务2 2：8_3 8_3 优先编码器优先编码器1 1任务分析任务分析优先编码器允许多个输入信号同时优先编码器允许多个输入信号同时(tngsh)有效。设计时所有输入信号已按优先顺序有效。设计时所有输入信号已按优先顺序排队。其中优先级别高的信号排斥级别低的，即具有单方面排斥的特性。排队。其中优先级别高的信号排斥级别低的，即具有单方面排斥的特
4、性。以以8_3优先编码器为例：优先编码器为例：设设I7的优先级别最高，的优先级别最高，I6次之，依此类推，次之，依此类推，I0最低。最低。第六页，共十一页。输 入I7 I6 I5 I4 I3 I2 I1 I0输 出Y2 Y1 Y010 10 0 10 0 0 1 0 0 0 0 1 0 0 0 0 0 1 0 0 0 0 0 0 1 0 0 0 0 0 0 0 11 1 11 1 01 0 11 0 00 1 10 1 00 0 10 0 08_3 优先(yuxin)编码器真值表 第七页，共十一页。2任务实施任务实施使用使用VHDL顺序语句，完成顺序语句，完成(wnchng)8_3 优先编码器
5、的文本编辑优先编码器的文本编辑: LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;ENTITY bianma IS PORT ( i : IN STD_LOGIC_VECTOR( 7 DOWNTO 0 ) ; y : OUT STD_LOGIC_VECTOR( 2 DOWNTO 0 ) );END ENTITY bianma; ARCHITECTURE ONE OF bianma ISBEGIN 第八页，共十一页。 PROCESS (i) BEGIN IF i(7)=1 THEN y=111;ELSIF i(6)=1 THEN y=110;ELSIF i(5)
6、=1 THEN y=101;ELSIF i(4)=1 THEN y=100;ELSIF i(3)=1 THEN y=011;ELSIF i(2)=1 THEN y=010;ELSIF i(1)=1 THEN y=001;ELSIF i(0)=1 THEN y=000; END IF; END PROCESS;END ARCHITECTURE ONE ;第九页，共十一页。仿真仿真(fn zhn)(fn zhn)测试测试: :第十页，共十一页。内容(nirng)总结一任务(rn wu)1：普通8_3编码器。ENTITY bianma_3 IS。PORT ( i : IN STD_LOGIC_VECTOR( 7 DOWNTO 0 )。y : OUT STD_LOGIC_VECTOR( 2 DOWNTO 0 ) )。ARCHITECTURE ONE OF bianma_3 IS。END ARCHITECTURE ONE第十一页，共十一页。