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1、_4 组合逻辑电路4.1 组合逻辑电路的分析4.1.1 写出如图题4.1.1所示电路对应的真值表。解：（1）根据图题4.1.1（a）所示的逻辑图，写出其逻辑表达式，并进行化简和变换得根据上述逻辑表达式列出真值表如表题解4.1.1（a）所示。（2） 根据图题4.1.1（b）所示的逻辑图，写出逻辑表达式，并进行化简和变换得1根据上述逻辑表达式列出真值表，如表题解4.1.1（b）所示。4.1.2 组合逻辑电路及输入波形（A、B）如图题4.1.2所示，试写出输出端的逻辑表达式并画出输出波形。解：由逻辑电路写出逻辑表达式首先将输入波形分段，然后逐段画出输出波形。当A、B信号相同时，输出为1，不同时，输出
2、为0，得到输出波形，如图题解4.1.2所示。4.1.4 试分析图题4.1.4所示逻辑电路的功能。解：组合逻辑电路的分析步骤是，首先由逻辑电路写出逻辑表达式，然后根据逻辑表达式列出真值表，再由真值表判断逻辑功能。由逻辑电路写出逻辑表达式列出真值表，如表题解4.1.4所示。由真值表可知，输入奇数个1（或0），输出L=1，输入偶数个1（或0），输出L=0.该电路为奇校电路。4.1.5 逻辑电路如图题4.1.5所示，试分析其逻辑功能。解：根据组合逻辑电路的分析步骤（1） 由逻辑电路写出输出与输入的逻辑表达式(2) 列出真值表，如表题解4.1.5所示。由真值表可知，当AB， L1=1， L2=L3=0；
3、 当AB， L3=1， L1=L2=0； 当A=B， L2=1，L1=L3=0。该逻辑电路为1位数值比较器。4.1.6 试分析图题4.1.6所示逻辑电路的功能。解：根据组合逻辑电路的分析步骤，首先写出逻辑表达式 根据逻辑表达式列真值表，如表题解4.1.6所示。该电路为1位数全加器。A、B为被加数及加数，为低位进位，S为和，CO为高位进位。4.1.7 分析图题4.1.7所示逻辑电路的功能。解：由逻辑电路写出表达式列出真值表，如表题解4.1.7所示。由逻辑表达式和真值表可判断该电路是2位数全加器。A1A0、B1B0分别为2位被加数及加数，S1、S0为和，C0为A0、B0相加向高位的进位，C1为A1
4、、B1及C0相加向更高位的进位。4.1.8 分析图题4.1.8所示逻辑电路的功能。解：按照组合逻辑电路的分析步骤进行。（1） 根据逻辑电路可写出各输出端的逻辑表达式，并直接进行化简和变换。（2） 列写真值表，如表题解4.1.8所示。（3） 确定逻辑功能。分析真值表可知，当ABCD所表示的二进制数小于或等于9时，输出L4L3L2L1为对应输入的十进制数9的补码。例如，对十进制数8求9的补码为98=1。同时标志位F输出为0。当输入的二进制数大于9时，输出与输入已不是上述的逻辑关系，并且标志位F输出为1，说明此事电路输出的是伪码。这个电路逻辑功能是计算十进制数9的补码。4.2 组合逻辑电路的设计4.
5、2.1 试用2输入与非门设计一个3输入的组合逻辑电路。当输入的二进制码小于3时，输出为0；输入大于等于3时，输出为1。解：根据组合逻辑的设计过程，首先确定输入、输出变量、列出真值表，由卡诺图化简得到与或式，然后根据要求对表达式进行变换，画出逻辑图。（1） 设输入变量为A、B、C，输出变量为L，根据题意列真值表，如表题解4.2.1所示。（2） 由卡诺图化简，如图题解4.2.1（a）所示，经过变换得到逻辑表达式为 （3） 用2输入与非门实现上述逻辑表达式，如图题解4.2.1（c）所示。4.2.2 试设计一个4位的奇偶校验器，即当4位数种有奇数个1时输出为0，否则输出为1.可以采用各种逻辑功能的门电
6、路来实现。解：（1）按照组合逻辑电路的设计步骤，设4个输入为A、B、C、D，输出为L。当ABCD中有奇数个1，输出L=0；当ABCD有偶数个1或没有1，输出为L=1，由此列出真值表，如表题解4.2.2。（2） 由真值表画出卡诺图，如图题解4.2.2（a）所示。（3） 由卡诺图写出逻辑表达式，并进行变换得（4） 由逻辑表达式可见，用异或门可以简化逻辑电路，因此，由异或门和非门构成的逻辑电路，如图题解4.2.2（b）所示。4.2.4 试设计一可逆的4位码转换电路。当控制信号C=1时，它将8421码转换为格雷码；C=0时，它将格雷码转换为8421码。可以采用任何门电路来实现。解：（1）设X3、X2、
7、X1、X0分别为4个输入信号，Y3、Y2、Y1、Y0分别为4个输出信号，根据题意列出真值表，如表题解4.2.4所示。当C=1时，输入X3X2X1X0作为8421码，对应的输出g3g2g1g0为格雷码；当C=0时，输入X3X2X1X00则作为格雷码，对应的输出b3b2b1b0为8421码。注意，此事X3X2X1X0作为格雷码的排列顺序不是按照它所对应的十进制数递增顺序，而是按照8421码的递增顺序排列。（2）分别画出C=1和C=0时各输出函数的卡诺图，如图题解4.2.4（a）所示。 （3）由卡诺图可求得各输出逻辑表达式。若同时考虑C变量，当C=1时，有 当C=0时，有 将上述两组方程合并，得到总
8、的输出逻辑表达式展开且重新组合，得由此可画出与非门和异或门实现的逻辑电路，如图题解4.2.4（b）所示。4.2.5 试设计一组合逻辑电路，能够对输入的4位二进制数进行求反加1的运算。可以采用任何门电路来实现。解：（1）设输入变量为A、B、C、D，输出变量L3、L2、L1、L0，由题意列真值表，如表题解4.2.5所示。(2) 由真值表画卡诺图，如图题解4.2.5（a）所示。(3) 由卡诺图可求得各输出逻辑表达式。根据上述表达式用或门和异或门实现逻辑电路，如图题解4.2.5（b）所示。4.2.6 某足球评委会由一位教练和三位球迷组成，对裁判员的判罚进行表决。当满足以下条件时表示同意：有三人或三人以
9、上同意，或者有两人同时同意，但其中一人是教练。试用2输入与非门设计该表决电路。解：（1）设一位教练和三位球迷分别用A和B、C、D表示，并且这些输入变量为1时表示同意，为0表示不同意。输出L表示表决结果，L为1时表示同意判罚，为0表示不同意。由此列出真值表，如表题解4.2.7所示。（2）由真值表画卡诺图，如图题解4.2.7（a）所示。由卡诺图化简得 L=AB+AC+AD+BCD由于规定只能用2输入与非门，将上式变换为两变量的与非-与非运算式（1） 根据L的逻辑表达式，画出由2输入与非门组成的逻辑电路，如图题解4.2.7（b）所示。4.2.7 设计一2位二进制数相加得逻辑电路，可以用任何门电路实现
10、。提示：A1、A0和B1、B0分别为被加数和加数，S1、S0为相加的和，C1为进位位。解：设A1、A0和B1、B0分别为2位数加法的被加数和加数。S1、S0为2位数加法的和，C1为向更高位的进位。由此列出真值表，如表题解4.2.8所示。由真值表可得卡诺图，如图题解4.2.8（a）所示。由卡诺图可得S1、S0、C1的简化逻辑表达式由逻辑表达式可以画出逻辑图，如图题解4.2.8（b）所示。4.2.9 某雷达站有三部雷达A、B、C，其中A和B功率消耗相等，C的功率是A的2倍。这些雷达由2台发电机X和Y供电，发电机X的最大输出功率等于雷达A的功率消耗，发电机Y的最大功率等于雷达X的3倍。要求设计一个逻
11、辑电路，能够根据雷达的起动和关闭信号，以最节约得方式起、停发动机。解：设雷达A、B、C起动为1，关闭为0，发电机X、Y起动为1，停止为0。由题意可知，当A或B工作时，只需要X发电；A、B、C同时工作时，需要X和Y同时发电；其他情况只需要Y发电。由此列出真值表，如表题解4.2.9所示。由真值表可画出卡诺图，如图题解4.2.9（a）所示。由卡诺图可得简化逻辑表达式由逻辑表达式，可画出与、或、非门构成的逻辑电路，如图题解4.2.9（b）所示。4.3.10有一水箱由大、小两台水泵ML和MS供水，如图P3.4所示。水箱中设置了3个水位检测元件A、B、C。水面低于检测元件时，检测元件给出高电平；水面高于检
12、测元件时，检测元件给出低电平。现要求当水位超过C时水泵停止工作；水位低于C点而高于B点时MS单独工作；水位低于B点而高于A点时ML单独工作；水位低于A点时ML和MS同时工作。试用门电路设计一个控制两台水泵的逻辑电路，要求电路尽量简单。真值表中的为约束项，利用卡诺图图3.4(a)化简后得到逻辑图如图A3.4(b)4.4 若干典型的组合逻辑集成电路4.4.1 优先编码器CD4532的输入端I1=I2=I3=1，其余输入端均为0，试确定其输出Y2Y1Y0。解：优先编码器CD4532除数据输入端Ii外，还有输入使能端EI，由于EI=0，根据其功能表可知，使能端EI没有加有效信号，所以，Y2Y1Y0=0
13、00。4.4.2 试用与非门设计一4输入的优先编码器，要求输入、输出及工作状态标志均为高电平有效。列出真值表，画出逻辑图。解：设输入I0、I1、I2、I3，输出及工作状态标志分别为Y0、Y1和GS，根据题意列出真值表，如表题解4.4.2所示。由真值表可以得出该优先编码器的逻辑表达式，并写出与非与非表达式由与非门构成的逻辑电路如图题解4.4.2所示。（1） 优先编码器74HC147的功能表如表题4.4.3所示，试用74HC147和适当的门构成输出为8421BCD码，并具有编码输出标志的编码器。解：由表题4.4.3可知，输出是8421BCD码的反码，因此只要在74HC147的输出端增加反相器就可以
14、获得题中所要求的输出码。在输入端均为高电平时工作状态标志GS位0，而有低电平信号输入时GS为1，可由与非门实现此功能。74HC147为9个输入端，此题需要10个输入端，因此接在与非门的输入端，当时，L3L0为0，GS为1。题中所要求的编码器的逻辑电路如图题解4.4.3所示。4.4.5为了使74HC138译码器的第10脚输出为低电平，试标出各输入端应置的逻辑电平。解：首先查74HC138的引脚图，了解各个引脚的含义。根据题意，74HC138的引脚图如图题解4.4.5所示。当A2、A0、E3接高电平，、接低电平，电源输入端16号脚解5V，接地端8号脚接地时，第10号脚输出为低电平。4.4.6用译码
15、器74HC138和适当的逻辑门实现函数。解：用74HC138实现逻辑函数，需要将函数式变换为最小项之和的形式在译码器输出端用一个与非门，即可实现要求得逻辑函数。注意A接最高位A2端，C接最低位A0，逻辑图如图题解4.4.6所示。4.4.7 试用一片74HC138实现函数。解：该题是用3输入的74HC138译码器实现4变量的逻辑函数，需要将其中3个变量接在输入端，另一个变量有可能接在使能输入端。首先将函数式变换为最小项之和的形式，然后变换为3变量的最小项的形式。上述表达式中，最小项种的变量A均为1，因此，可以将A接在使能端E3上，在译码器输出端用一个与非门，即可实现要求得逻辑函数，如图题解4.4
16、.7所示。4.4.8 2线4线译码器74x139的输入为高电平有效，使能输入及输出均为低电平有效。试用74x139构成4线16线译码器。解：该题目是将2线4线译码器扩展为4线16线译码器。设输入为A3A2A1A0，输出为。每片74x139中含有两个2线4线译码器，所以需要3片74x139构成4线16线译码器，译码器（0）的两个地址输入端分别接高2位A3、A2，产生4个低有效信号分别控制译码器（1）到（4）的两个地址输入端分别并接在一起，作为2位A1、A0的输入端，这样就构成4线16线译码器，如图题解4.4.8所示。4.4.9 应用74HC138和其他逻辑门设计一地址译码器，要求地址范围是00H
17、1FH。解：十六进制数00H1FH即为二进制数000000111111，共64个地址，每片74HC138有8个输出端，因此需要8片74HC138构成64个输出的地址译码器，共6条地址线，其中3条接74HC138的输入端，A5、A4、A3作为片选信号，通过反相器或直接与使能端、连接，片（1）的，片（2）的，片（3）的，片（4）的，片（5）的，片（6）的，片（7）的，片（8）的，逻辑电路如图题解4.4.10所示。4.4.10 指出题4.4.10种对应十六进制地址码07H、0EH、13H、2CH、3BH的输入。解：十六进制地址码07H、0EH、13H、2CH、3BH所对应的二进制码分别为07H的输入
18、A5A4A3A2A1A0=0001110EH的输入A5A4A3A2A1A0=00111013H的输入A5A4A3A2A1A0=0100112CH的输入A5A4A3A2A1A0=1011003BH的输入A5A4A3A2A1A0=1110114.4.14 七段显示译码电路如图题4.4.14（a）所示，对应图题4.4.14（b）所示输入波形，试确定显示器显示的字符序列是什么？解：当LE=0时，图题4.4.14（a）所示译码器能正常工作。所显示的字符即为A3A2A1A0所表示的十进制数，显示的字符序列为0、1、6、9、4。当LE由0跳变1时，数字4被锁存，所以持续显示4。证明：首先写出逻辑表达式，再将
19、已知条件代入后化简即可证明。由图题4.4.16的逻辑电路可得如下逻辑表达式当时，上式为证毕。4.4.17 应用图题4.4.16所示的电路产生的逻辑函数F=S1+S0。4.4.18 设计一4选1数据选择器。数据输入是I0、I1、I2、I3，数据输出是Y，4个控制信号为S0、S1、S2、S3。要求只有当Si=1时，Ii与Y接通，且由另一控制信号E作为该选择器的使能信号。（1）画出反相器、两输入与门和或门实现的逻辑电路。（2）选择一合适得三态门作为输出级。解：根据题意列出该数据选择器的功能表，。如表题解4.4.18所示。由功能表写出Y的逻辑表达式用非门和2输入与门、或门实现该数据选择器，并用三态门作
20、输出级，电路如图题解4.4.18所示。4.4.19 试用4选1数据选择器74HC153产生的逻辑函数L（A，B，C）=m（1,2,6,7,）。解：此题是用具有两个地址输入的数据选择器实现三变量逻辑表达式，将两个变量接入地址输入端，另一个变量接入数据输入端。74HC153的功能表如主教材种表4.4.11所示。根据表达式列出真值表，如表题解4.4.19所示。将变量A、B分别接入地址选择输入端S1、S0，变量C将被分配在数据输入端。从表中可以看出输出L与变量C之间的关系，当AB=00时，L=C，因此数据端I0接C；当AB=01时，接；当AB为00和11时，L分别为0和1，数据输入端I2和I3分别接0
21、和1。由此可得逻辑函数产生器，如图题解4.4.19所示。4.4.21应用74HC151实现如下逻辑函数：解：用74HC151实现逻辑函数，首先要将逻辑函数化成最小项的形式，根据最小项表达式确定数据输入端Di的取值，并注意变量的高、低位与地址输入端的连接顺序。（1） 将逻辑函数写成如下形式 L=m4+m5+m1与数据选择器集成电路芯片74LS151的标准表达式比较将L与Y比较可得 D0=D2=D3=D6=D7=0 D1=D4=D5=1将A、B、C分别与地址输入端S2、S1、S0连接，即可得到电路，如图题解4.4.21（a）所示。（2） 将逻辑函数表达式展开成最小项形式可得 D0=D3=D5=D6
22、=0 D1=D2=D4=D7=1同理，将A、B、C分别与地址输入端S2、S1、S0；连接，即可得到电路，如图题解4.4.21（b）所示。4.4.22 应用已介绍过的中规模组合逻辑电路设计一个数据传输电路，其功能是在4位通道选择信号的控制下，能将16个输入数据中的任何一个传送到16个输出端中相对应的一个输出端，其示意图如图题4.4.22所示。解：应用书中介绍过的中规模组合逻辑电路，8选1数据选择器74HC151和3线8线译码器74HC138（此处作数据分配器用）各两片组成数据传输电路，如图题解4.4.22所示，其中74HC138的数据输入端和数据输出端均为低有效，经过两次求反，在输出端得到原数据
23、。当S3=0时，（1）组得74HC151和74HC138工作，将输入的数据I0I7中的任意一个传输到8个输出端中对应的一个。（2）组得74HC151和74HC138不工作。当S3=1时，（2）组得74HC151和74HC138工作，将输入的数据I8I15从输出端对应输出，（1）组得74HC151和74HC138不工作。4.4.23 试用三个3输入端与门、一个或门和非门实现“AB”的比较电路，A和B均为2位二进制数。解：先根据题意写出FAB的逻辑表达式。由主教材中的表4.4.14写出2位数值比较器“AB”的逻辑表达式要求与门的输入端不能超过3个，因此对上述表达式进行化简，将后面两项的四个变量相与
24、，变为每项最多只有三个变量相与的与或表达式。根据上述表达式，可用三个3输入端与门、一个或门和两个非门实现语句“AB”，如图题解4.4.23所示。4.4.25 试设计一个8位相同数值比较器，当两数相等时，输出L=1，否则L=0。解：8位相同数值比较器要求对应的2位数相等。首先设计两个1位二进制数相等的比较器，设两个1位二进制数为Ai、Bi，输出为Li，则列出1位二进制数相等的真值表，如表题解4.4.25所示。由真值表写出逻辑表达式 如果两个8位二进制数相等，则它们对应的每1位应相等。设8位比较器的输出为L，则由逻辑表达式可得逻辑图，如图题解4.4.25所示。4.4.26 试用数值比较器74HC8
25、5设计一个8421BCD码有效性测试电路，当输入为8421BCD码时，输出为1，否则为0。解：BCD码的范围是00001001，即所有有效的BCD码均小于1010。用74HC85构成的测试电路如图题解4.4.26所示，当输入的8421BCD码小于1010时，FAB输出为1，否则为0。4.4.27 试用数值比较器74HC85和必要的逻辑门设计一个余3码时，输出为1，否则为0。解：余3码的范围是00111100。因此需要两片74HC85和一个或非门构成测试电路，如图题解4.4.27所示，当输入数码在00111100范围内，片（1）的FAB和片（2）的FAB均为0，或非门的输出L为1；超出此范围L为
26、0。4.4.28 试用反相器和与或非门设计1位二进制全加器。解：1位全加器的真值表，如表题解4.4.28所示。为了求出Si和的逻辑表达式，首先分别画出Si和的卡诺图，如图题解4.4.28（a）所示。为便于与或非的表达式，采用包围0的方法进行化简得由此得出根据上述表达式，可以画出1位全加器的逻辑图，如图题解4.4.28（b）所示。4.4.29 试用8选1数据选择器74HC151，实现1位二进制全加器。解：全加器的真值表如表题解4.4.28所示。根据真值表写出用最小项表示的Si和的逻辑表达式根据上述表达式，选用两片8选1数据选择器74HC151实现全加器，片（0）实现Si表达式，其中 D1=D2=
27、D4=D7=1 D0=D3=D5=D6=0片（1）实现表达式，其中 D3=D5=D6=D7=1 D0=D1=D2=D4=0逻辑电路如图题解4.4.29所示。4.4.31 由4位数加法器74HC283构成的逻辑电路如图题解4.4.31所示，M和N为控制端，试分析该电路的功能。解：分析图题4.4.31所示电路，根据MN的不同取值，确定加法器74HC283的输入端B3B2B1B0的值。当MN=00时，加法器74HC283的输入端B3B2B1B0=0000，则加法器的输出为S=I。当MN=01时，输入端B3B2B1B0=0010，加法器的输出S=I+2。同理，可分析其他情况，如表题解4.4.31所示。
28、该电路为可控制的加法电路。4.4.32 逻辑电路如图题4.4.32所示，试分析该电路的功能。解：分析图题4.4.32电路可知，74HC85为比较器，其输出FAB有0和1两种可能。因此，74HC283的输入有两种情况。当AB时，FAB=1，则加法器的输入为A1=A、，其输出为。当AB时，=0，则加法器的输入为、，其输出为。该电路实现减法功能。4.4.34 试用若干片74LS182构成一个16位全超前进位产生器，画出逻辑示意图。解：74LS182为4位全超前进位产生器，用5片74LS182可以构成一个16位全超前进位产生器，逻辑示意图如图题解4.4.34所示。其中片（0）(3)产生超前进位的产生变量和传输变量，片（4）用于它们之间的级联。31_