《2022年2022年计算机组成与系统结构试题 .pdf》由会员分享，可在线阅读，更多相关《2022年2022年计算机组成与系统结构试题 .pdf（32页珍藏版）》请在taowenge.com淘文阁网|工程机械CAD图纸|机械工程制图|CAD装配图下载|SolidWorks_CaTia_CAD_UG_PROE_设计图分享下载上搜索。
1、一、选择题（ 50 分，每题 2 分，正确答案可能不只一个，可单选或复选）1.（CPU周期、机器周期）是内存读取一条指令字的最短时间。2.（多线程、多核）技术体现了计算机并行处理中的空间并行。3.（冯 ?诺伊曼、存储程序）体系结构的计算机把程序及其操作数据一同存储在存储器里。4.（计算机体系结构）是机器语言程序员所看到的传统机器级所具有的属性，其实质是确定计算机系统中软硬件的界面。5.（控制器）的基本任务是按照程序所排的指令序列，从存储器取出指令操作码到控制器中，对指令操作码译码分析，执行指令操作。6.（流水线）技术体现了计算机并行处理中的时间并行。7.（数据流）是执行周期中从内存流向运算器的
2、信息流。8.（指令周期）是取出并执行一条指令的时间。9.1958 年开始出现的第二代计算机，使用（晶体管）作为电子器件。10. 1960 年代中期开始出现的第三代计算机，使用（小规模集成电路、中规模集成电路）作为电子器件。11. 1970 年代开始出现的第四代计算机，使用（大规模集成电路、超大规模集成电路）作为电子器件。名师资料总结 - - -精品资料欢迎下载 - - - - - - - - - - - - - - - - - - 名师精心整理 - - - - - - - 第 1 页，共 32 页 - - - - - - - - - 12. Cache存储器在产生替换时，可以采用以下替换算法：
3、（LFU算法、 LRU算法、随机替换）。13. Cache的功能由（硬件）实现，因而对程序员是透明的。14. Cache是介于 CPU和（主存、内存）之间的小容量存储器，能高速地向CPU 提供指令和数据，从而加快程序的执行速度。15. Cache由高速的（ SRAM ）组成。16. CPU 的基本功能包括（程序控制、操作控制、时间控制、数据加工）。17. CPU的控制方式通常分为： （同步控制方式、异步控制方式、联合控制方式）反映了时序信号的定时方式。18. CPU的联合控制方式的设计思想是：（在功能部件内部采用同步控制方式、在功能部件之间采用异步控制方式、在硬件实现允许的情况下，尽可能多地采
4、用异步控制方式）。19. CPU 的同步控制方式有时又称为（固定时序控制方式、无应答控制方式）。20. CPU 的异步控制方式有时又称为（可变时序控制方式、应答控制方式）。21. EPROM 是指（光擦可编程只读存储器）。22. MOS半导体存储器中， （DRAM ）可大幅度提高集成度，但由于（刷新）操作，外围电路复杂，速度慢。名师资料总结 - - -精品资料欢迎下载 - - - - - - - - - - - - - - - - - - 名师精心整理 - - - - - - - 第 2 页，共 32 页 - - - - - - - - - 23. MOS 半导体存储器中，（SRAM ）的外围
5、电路简单， 速度（快） ，但其使用的器件多，集成度不高。24. RISC 的几个要素是（一个有限的简单的指令集、CPU配备大量的通用寄存器、强调对指令流水线的优化） 。25. 奔腾 CPU 采用 2 条指令流水线，能在1 个时钟周期内发射2 条简单的整数指令，也可发射（ 1）条浮点指令。26. 奔腾 CPU的大多数简单指令用硬布线控制实现，在1 个时钟周期内执行完毕。而对于用微程序实现的指令，也在（2、3）个时钟周期内执行完毕。27. 奔腾 CPU的外部中断是由CPU的外部硬件信号引发的，包括（可屏蔽中断、非屏蔽中断）。28. 奔腾 CPU的异常中断是由指令执行引发的，包括（执行异常、执行软件
6、中断指令） 。29. 奔腾 CPU 是 Intel公司生产的一种（超标量）流水处理器。30. 程序控制类指令的功能是（改变程序执行的顺序）。31. 从 CPU来看，增加Cache 的目的，就是在性能上使（主存、内存）的平均读出时间尽可能接近Cache的读出时间。32. 从执行程序的角度看，最低等级的并行是（指令内部）并行。33. 从执行程序的角度看，最高等级的并行是（作业级、程序级）并行。名师资料总结 - - -精品资料欢迎下载 - - - - - - - - - - - - - - - - - - 名师精心整理 - - - - - - - 第 3 页，共 32 页 - - - - - - -
7、 - - 34. 存储器堆栈是由程序员设置出来作为堆栈使用的一部分（主存储器）。35. 当 CPU和主存进行信息交换，即CPU （向主存存入数据、从主存读出数据、从主存读出指令）时，都要使用地址寄存器和数据寄存器。36. 当代总线分为（数据传送总线、仲裁总线、中断和同步总线、公用线）。37. 当代总线是一些标准总线，追求与（技术、结构、CPU 、厂家）无关的开发标准。38. 当执行指令时， CPU 能自动（递增）程序计数器的内容，使其始终保持将要执行的下一条指令的主存地址，为取下一条指令做好准备。39. 到目前为止，使用最为广泛的计算机形态是：（嵌入式计算机） 。40. 堆栈是一种特殊的数据寻
8、址方式，基于（FILO、LIFO）原理。41. 堆栈寻址方式中，设A为累加器， SP为堆栈指示器， MSP为 SP指示的栈顶单元。如果进栈操作的动作顺序是(A) MSP，(SP)-1 SP ，那么出栈操作的动作顺序应为（(SP)+1SP，(MSP) A） 。42. 冯?诺伊曼体系结构的计算机具有共同的基本配置，即具有几大部件：运算器、控制器、（I/O 设备、存储器） 。43. 冯?诺依曼计算机体系结构的主要特点是（使用二进制数、存储程序）。44. 冯?诺依曼型计算机的设计思想是（存储程序并按地址顺序执行）。45. 广义地讲，并行性中的并发性是指两个以上事件在（同一时间间隔内）发生。名师资料总结
9、 - - -精品资料欢迎下载 - - - - - - - - - - - - - - - - - - 名师精心整理 - - - - - - - 第 4 页，共 32 页 - - - - - - - - - 46. 广义地讲，并行性中的同时性是指两个以上事件在（同一时刻）发生。47. 计算机的专用和通用是根据计算机的（效率、速度、价格、运行的经济性和适应性）来划分的。48. 寄存器堆栈是（ CPU ）中设置的一组专门用于堆栈的寄存器。49. 具有相同（计算机体系结构）的计算机，可以采用不同的（计算机组成）。50. 开发 RISC 系统的目标是：（使处理器的结构更简单，更合理、提高处理器的性能、提
10、高处理器的执行效率、降低处理器的开发成本）。51. 流水 CPU通常由（指令部件、指令队列、执行部件）等几个部分组成，这几个功能部件可以组成一个多级流水线。52. 奇偶校验无法检测（偶数个、偶数个）错误，更无法识别错误信息的（位置、内容） 。53. 取出和执行任何一条指令所需的最短时间为（2）个 CPU周期。54. 世界上第一台通用电子数字计算机ENIAC使用（电子管）作为电子器件。55. 适配器的作用是保证 （I/O 设备）用计算机系统特性所要求的形式发送或接收信息。56. 双端口存储器是一种高速工作的存储器，指同一个存储器具有两组相互独立的（读写）控制线路， 可以对存储器中 （任何）位置上
11、的数据进行独立的存取操作。名师资料总结 - - -精品资料欢迎下载 - - - - - - - - - - - - - - - - - - 名师精心整理 - - - - - - - 第 5 页，共 32 页 - - - - - - - - - 57. 通用计算机可分为（超级计算机、大型机、服务器、工作站）、微型机和单片机。58. 微程序控制器的基本思想是：将微操作控制信号按一定规则进行编码，形成（微指令） ，存放到一个只读存储器里。当机器运行时，一条又一条地读出它们，从而产生全机所需要的各种操作控制信号，使相应部件执行所规定的操作。59. 为了解决多个主设备同时（竞争）总线（控制）权的问题，必
12、须具有总线仲裁部件，以某种方式选择其中一个主设备作为总线的下一次主方。60. 为了提高浮点数的表示精度，当尾数不为（ 0）时，通过修改阶码并移动小数点，使尾数域的最高有效位为（1） ，这称为浮点数的规格化表示。61. 为了执行任何给定的指令，必须对指令操作码进行测试，以便识别所要求的操作，CPU中的（指令译码器）就是完成这项工作的。62. 相对于硬布线控制器，微程序控制器的优点在于（结构比较规整、复杂性和非标准化程度较低、增加或修改指令较为容易）。63. 相联存储器是以（关键字、内容）来访问存储器的。64. 虚拟存储器可看作是一个容量非常大的（逻辑）存储器，有了它，用户无需考虑所编程序在（主存
13、）中是否放得下或放在什么位置等问题。65. 虚拟地址空间的大小实际上受到（辅助存储器）容量的限制。66. 虚拟地址由（编译程序）生成。67. 一个计算机系统可以在不同的并行等级上采用流水线技术。按照流水的级别，名师资料总结 - - -精品资料欢迎下载 - - - - - - - - - - - - - - - - - - 名师精心整理 - - - - - - - 第 6 页，共 32 页 - - - - - - - - - 流水线可分类为（算术流水线、指令流水线、处理机流水线、宏流水线）。68. 一条机器指令是由若干条（微指令）组成的序列来实现的，而机器指令的总和便可实现整个指令系统。69.
14、一条机器指令是由若干条微指令组成的序列（通常叫做（微程序）来实现的，而机器指令的总和便可实现整个指令系统。70. 一条指令中的操作数地址，可以有（0、1、2、3）个。71. 一种（计算机组成）可以采用多种不同的（计算机实现）。72. 以下 4 种类型指令中，执行时间最长的是（SS型指令） 。73. 以下 4 种类型指令中，执行时间最短的是（RR型指令） 。74. 以下关于流水线技术的描述中，正确的是（就一条指令而言，其执行速度没有加快、就程序执行过程的整体而言，程序执行速度大大加快、适合于大量的重复性的处理）。75. 以下句子中，正确的是（CPU中的微程序是可重写的、可以通过修改成品CPU 来
15、改变 CPU的译码方式）。76. 以下句子中，正确的是（各条指令的取指阶段所用的CPU周期是完全相同的、由于各条指令的功能不同，指令的执行阶段所用的CPU周期是各不相同的） 。77. 以下句子中，正确的是（一条指令的取出阶段需要1 个 CPU周期时间、一条指令的执行阶段需要至少1 个 CPU周期时间）。名师资料总结 - - -精品资料欢迎下载 - - - - - - - - - - - - - - - - - - 名师精心整理 - - - - - - - 第 7 页，共 32 页 - - - - - - - - - 78. 以下指令存在哪些类型的数据相关？（RAW 相关、 WAW 相关）79.
16、 LAD R6, B ；M(B)?R6，M(B)是存储器单元80. MUL R6, R7 ；(R6) (R7)?R681. 以下指令存在哪些类型的数据相关？（WAR 相关）82. STA M(x)，R3 ；(R3)-M(x) ，M(x) 是存储器单元83. ADD R3 ，R4，R5 ；(R4)+(R5)-R384. 以下指令存在哪些类型的数据相关？（WAW 相关）85. MUL R3 ，R1，R2 ；(R1) (R2)-R386. ADD R3 ，R4，R5 ；(R4)+(R5)-R3 87. 硬布线控制器的特点是（设计非常复杂，且代价很大、调试非常复杂，且代价很大、速度较快，主要取决于逻辑
17、电路的延迟）。88. 运算型指令的寻址与转移型指令的寻址，其不同点在于（前者取操作数，后者决定程序转移地址） 。89. 在（定点）运算中，为了判断溢出是否发生，可采用双符号位检测法。不论溢出与否 , 其（最高）符号位始终指示正确的符号。90. 在 CPU中，操作控制器的功能就是根据指令操作码和时序信号，产生各种操作控制信号， 以便正确地建立数据通路，从而完成 （取指令、 执行指令、 分析指令、名师资料总结 - - -精品资料欢迎下载 - - - - - - - - - - - - - - - - - - 名师精心整理 - - - - - - - 第 8 页，共 32 页 - - - - - -
18、 - - - 取操作数）的控制。91. 在 CPU中，程序计数器用来保存（下一条指令的地址）。92. 在 CPU中，跟踪指令后继地址的寄存器是（程序计数器）。93. 在 CPU中，控制器通常由（程序计数器、指令寄存器、指令译码器、时序发生器）和操作控制器组成。94. 在 CPU中，数据寄存器用来暂时存放（由主存读出的一条指令、由主存读出的一个数据字、向主存存入的一条指令、向主存存入的一个数据字）。95. 在 CPU中，运算器的主要功能是进行（算术运算、逻辑测试、逻辑运算）。96. 在 CPU中，运算器通常由（算术逻辑单元、累加寄存器、数据寄存器、状态条件寄存器）组成。97. 在 CPU中，指令
19、寄存器用来保存（当前指令）。98. 在 CPU中，状态条件寄存器（PSW ）用来保存（标志位、条件码、中断信息、状态信息）。99. 在 IEEE 754 标准中，对于一个规格化的32 位浮点数，其尾数域所表示的值是（1.M） ，这是因为规格化的浮点数的尾数域最左（最高有效位）总是（1） ，故这一位经常不予存储， 而认为隐藏在小数点的左边， 这可以使尾数表示范围多一位，达（24）位。100.在操作控制器中， ( 微程序控制器 ) 是采用存储逻辑来实现的。名师资料总结 - - -精品资料欢迎下载 - - - - - - - - - - - - - - - - - - 名师精心整理 - - - -
20、- - - 第 9 页，共 32 页 - - - - - - - - - 101.在定点二进制运算器中，减法运算一般通过（补码运算的二进制加法器）来实现。102.在对 RISC机器基本概念的描述中，正确的是（RISC机器一定是流水CPU ） 。103.在对流水 CPU 基本概念的描述中，正确的是（流水CPU是一种非常经济而实用的时间并行技术） 。104.在计算机的流水处理过程中，要使流水线具有良好的性能，必须使流水线畅通流动，不发生断流。但由于流水过程中会出现（资源相关、数据相关、控制相关）等相关冲突，实现流水线的不断流是困难的。105.在计算机系统的层次结构中， （高级语言级、汇编语言级）采
21、用符号语言。106.在计算机系统的层次结构中， （微程序设计级、操作系统级、机器语言级）采用二进制数语言。107.在计算机系统的层次结构中，属于软件级的是（高级语言级、汇编语言级）。108.在计算机系统的层次结构中，属于软硬件混合级的是（操作系统级）。109.在计算机系统的层次结构中，属于硬件级的是 （微程序设计级、 机器语言级）。110.在计算机系统中， CPU 管理外围设备的方式，除了程序查询之外， 还包括（程序中断 、DMA 、通道、 PPU ） 。111.在计算机中 , （CPU对主存的读取、 CPU对主存的写入、输入设备与主存的数据交换、 输出设备与主存的数据交换）一般都采用异步控制
22、方式，以保证执行时名师资料总结 - - -精品资料欢迎下载 - - - - - - - - - - - - - - - - - - 名师精心整理 - - - - - - - 第 10 页，共 32 页 - - - - - - - - - 的高速度。112.在流水 CPU中，为了解决执行段的速度匹配问题，一般采用的方法包括： （将执行部件分为定点执行部件和浮点执行部件两个可并行执行的部分，分别处理定点运算指令和浮点运算指令、在浮点执行部件中，包括浮点加法部件和浮点乘/除部件，它们可以同时执行不同的指令、浮点运算部件以流水线方式工作）。113.在流水 CPU中，指令部件本身又构成一个流水线，即指令
23、流水线，由（取指令、指令译码、计算操作数地址、取操作数）等几个过程段组成。114.在流水过程中存在的相关冲突中，（控制相关）是由转移指令引起的。115.在流水过程中存在的相关冲突中，（数据相关）是由于指令之间存在数据依赖性而引起的。116.在流水过程中存在的相关冲突中，（资源相关）是指多条指令进入流水线后在同一机器周期内争用同一个功能部件所发生的冲突。117.在流水计算机中采用多体交叉存储器，其目的是（解决存储器的速度匹配问题、使存储器的存取时间能与流水线中其他过程段的速度相匹配）。118.在奇偶校验中，只有当数据中包含有（偶数、奇数）个1 时, 偶校验位C=（0、1） 。119.在一个计算机
24、系统中，宏流水线是指程序步骤的并行，是（处理机）级流水线。名师资料总结 - - -精品资料欢迎下载 - - - - - - - - - - - - - - - - - - 名师精心整理 - - - - - - - 第 11 页，共 32 页 - - - - - - - - - 120.在一个计算机系统中，算术流水线是指运算操作步骤的并行，是（部件）级流水线。121.在一个计算机系统中，指令流水线是指指令步骤的并行，是（处理器）级流水线。122.在主存与 Cache间建立地址映射，有几种不同的地址映射方式，它们是（全相联映射方式、直接映射方式、组相联映射方式）。123.在总线仲裁方式中， （集中
25、式）仲裁需要（中央仲裁器）。124.指令的顺序寻址方式，是指下一条指令的地址由（程序计数器）给出。125.指令的跳跃寻址方式，是指下一条指令的地址由本条指令直接给出，因此，（程序计数器）的内容必须相应改变，以便及时跟踪新的指令地址。126.指令格式就是（指令字）用二进制代码表示的结构形式。127.指令格式中的（操作码）字段，用来表征指令的操作特性与功能。128.指令格式中的地址码字段，通常用来指定参与操作的（操作数）或其地址。129.指令流是取指周期中从内存流向（控制器）的信息流。130.中央处理器包括（运算器、控制器、Cache） 。131.状态条件寄存器（ PSW ）通常保存（运算结果进/
26、 借位标志、运算结果溢出标志、运算结果为零标志、运算结果符号标志）和运算结果为负标志。名师资料总结 - - -精品资料欢迎下载 - - - - - - - - - - - - - - - - - - 名师精心整理 - - - - - - - 第 12 页，共 32 页 - - - - - - - - - 132.总线的特性包括（物理特性、功能特性、电气特性、时间特性）。二、简答题（ 20 分，每题 4 分）1.Cache存储器中为什么会产生替换？请列举3 种常用的替换算法。【解】Cache 工作原理要求它尽量保存最新数据，当一个新的主存块需要拷贝到Cache，而允许存放此块的行位置都被其他主存
27、块占满时，就要产生替换。常用替换算法包括：最不经常使用(LFU)算法、近期最少使用(LRU)算法、随机替换。2.多处理机系统与机群系统有什么差别？【解】多处理机系统由若干台独立的计算机组成，每台计算机能够独立执行自己的程序，彼此之间通过互连网络连接，实现程序之间的数据交换和同步。机群系统是一组完整的计算机互连，它们作为一个统一的计算资源一起工作，并能产生一台机器的印象。3.多机系统中的紧耦合系统与松耦合系统有什么差别？【解】紧耦合系统又称直接耦合系统，指计算机间物理连接的频带较高，一般是通过总名师资料总结 - - -精品资料欢迎下载 - - - - - - - - - - - - - - -
28、- - - 名师精心整理 - - - - - - - 第 13 页，共 32 页 - - - - - - - - - 线或高速开关实现计算机间的互连，可以共享主存。松耦合系统又称间接耦合系统，一般是通过通道或通信线路实现计算机间的互连，可以共享外存设备。4.多模块交叉存储器是如何加速CPU和存储器之间的有效传输的？【解】CPU 同时访问多个模块， 由存储器控制部件控制它们分时使用数据总线进行信息传递。对每一个存储模块来说，从CPU给出访存命令直到读出信息仍然使用了一个存取周期时间，而对CPU来说，它可以在一个存取周期内连续访问多个模块。各模块的读写过程将重叠进行，所以多模块交叉存储器是一种并行
29、存储器结构。5.何谓动态执行技术？【解】所谓动态执行技术， 就是通过预测程序流来调整指令的执行，并分析程序的数据流来选择指令执行的最佳顺序6.请比较虚拟存储器和Cache这两种存储系统的相似之处和主要区别。【解】相似之处：把程序中最近常用的部分驻留在高速的存储器中；一旦这部分变得不常用了，把它们送回到低速的存储器中；这种换入换出是由硬件或操作系统完成的，对用户是透明的；力图使存储系统的性能接近高速存储器，价格接近名师资料总结 - - -精品资料欢迎下载 - - - - - - - - - - - - - - - - - - 名师精心整理 - - - - - - - 第 14 页，共 32 页
30、- - - - - - - - - 低速存储器。主要区别：在虚拟存储器中未命中的性能损失要远大于Cache 系统中未命中的损失。7.请简述 Cache的基本工作过程。【解】当 CPU读取主存中一个字时， 便发出此字的内存地址到Cache和主存。此时 Cache控制逻辑依据地址判断此字当前是否在 Cache 中：若是，此字立即传送给CPU ；若非，则用主存读周期把此字从主存读出送到CPU ，与此同时，把含有这个字的整个数据块从主存读出送到Cache中。8.请简述存储器扩展的3 种方法。【解】存储器芯片的容量是有限的， 需要在字向和位向两方面进行扩充才能满足实际存储器的容量要求。通常采用位扩展法、
31、字扩展法、字位同时扩展法。位扩展法： 只加大字长， 而存储器的字数与存储器芯片字数一致，对片子没有选片要求。字扩展法：仅在字向扩充，而位数不变，由片选信号来区分各片地址。字位同时扩展法：在字向和位向同时进行扩展。名师资料总结 - - -精品资料欢迎下载 - - - - - - - - - - - - - - - - - - 名师精心整理 - - - - - - - 第 15 页，共 32 页 - - - - - - - - - 9.请简述 CPU对存储器进行读 / 写操作的过程。【解】首先由地址总线给出地址信号，然后要发出读操作或写操作的控制信号，最后在数据总线上进行信息交流。10. 请简述单
32、机系统中单总线、双总线和三总线结构彼此之间有什么不同？【解】单总线结构：使用一条单一的系统总线来连接CPU 、主存和 I/O 设备。总线只能分时工作，使信息传送的吞吐量受到限制。双总线结构： 在 CPU 和主存之间专门设置了一组高速的存储总线，使 CPU 可通过专用总线与存储器交换信息，并减轻了系统总线的负担。主存仍可通过系统总线与外设之间实现DMA 操作，而不必经过CPU三总线结构：在双总线系统的基础上增加I/O 总线，其中，系统总线是CPU 、主存和通道（ IOP）之间进行数据传送的公共通路，而I/O 总线是多个外部设备与通道之间进行数据传送的公共通路。通道实际上是一台具有特殊功能的处理器
33、，它分担了一部分 CPU的功能，以实现对外设的统一管理及外设与主存之间的数据传送。11. 请简述计算机并行处理技术中的时间并行和空间并行。【解】时间并行：让多个处理过程在时间上相互错开，轮流重叠地使用同一套硬件设名师资料总结 - - -精品资料欢迎下载 - - - - - - - - - - - - - - - - - - 名师精心整理 - - - - - - - 第 16 页，共 32 页 - - - - - - - - - 备的各个部分，以加快硬件周转而赢得速度。时间并行性概念的实现方式就是采用流水处理部件，是一种非常经济而实用的并行技术，能保证计算机系统具有较高的性能价格比。空间并行：以
34、“数量取胜”为原则来大幅度提高计算机的处理速度。空间并行技术主要体现在多处理器系统和多计算机系统。12. 请简述现代计算机系统中的多级存储器体系结构。【解】为了解决对存储器要求容量大、速度快、 成本低三者之间的矛盾，目前在计算机系统中，通常采用多级存储器体系结构，即使用高速缓冲存储器、主存储器和外存储器。13. 请简述计算机的流水处理过程。【解】为了实现流水，首先把输入的任务(或过程 )分割为一系列子任务，并使各子任务能在流水线的各个阶段并发地执行。当任务连续不断地输入流水线时，在流水线的输出端便连续不断地吐出执行结果，从而实现了子任务级的并行性。14. 请简述运算器的单总线、双总线和三总线结
35、构形式彼此之间有什么不同？【解】单总线结构：所有部件都接到同一总线上。在同一时间内, 只能有一个操作数放名师资料总结 - - -精品资料欢迎下载 - - - - - - - - - - - - - - - - - - 名师精心整理 - - - - - - - 第 17 页，共 32 页 - - - - - - - - - 在单总线上。把两个操作数输入到ALU,需要分两次来做 , 而且还需要两个缓冲寄存器。双总线结构：两个操作数同时加到ALU进行运算 , 只需要一次操作控制就可以得到运算结果。但是因为两条总线都被输入数占据，因而ALU的输出不能直接加到总线上去，而必须在ALU输出端设置缓冲寄存器
36、。三总线结构： ALU的两个输入端分别由两条总线供给, 而 ALU的输出则与第三条总线相连。这样 , 算术逻辑操作就可以在一步的控制之内完成。15. 如何区分选择型DMA 控制器和多路型DMA 控制器？【解】选择型DMA控制器在物理上可以连接多个设备，而在逻辑上只允许连接一个设备，在某一段时间内只能为一个设备服务。多路型 DMA 控制器不仅在物理上可以连接多个外围设备，而且在逻辑上也允许这些外围设备同时工作。16. 如何区分选择通道、数组多路通道和字节多路通道？【解】选择通道： 在物理上它可以连接多个设备，但是这些设备不能同时工作，在某一段时间内通道只能选择一个设备进行工作。数组多路通道： 当
37、某设备进行数据传送时，通道只为该设备服务；当设备在执行名师资料总结 - - -精品资料欢迎下载 - - - - - - - - - - - - - - - - - - 名师精心整理 - - - - - - - 第 18 页，共 32 页 - - - - - - - - - 寻址等控制性动作时，通道暂时断开与这个设备的连接，挂起该设备的通道程序，去为其他设备服务，即执行其他设备的通道程序。字节多路通道： 字节多路通道主要用于连接大量的低速设备，这些设备的数据传输率很低，因此通道在传送两个字节之间有很多空闲时间，字节多路通道正是利用这个空闲时间为其他设备服务。17. 什么是页式虚拟存储器中的快表？
38、【解】为了避免页表已保存或已调入主存储器时对主存访问次数的增多，把页表的最活跃部分存放在高速存储器中组成快表，以减少时间开销。快表由硬件组成，它比页表小得多。18. 什么是虚拟存储器中的段页式管理？【解】采用分段和分页结合的方法。程序按模块分段， 段内再分页， 进入主存仍以页为基本信息传送单位，用段表和页表进行两级定位管理。19. 什么是 EDRAM 芯片？它有何好处？【解】名师资料总结 - - -精品资料欢迎下载 - - - - - - - - - - - - - - - - - - 名师精心整理 - - - - - - - 第 19 页，共 32 页 - - - - - - - - - E
39、DRAM 芯片又称增强型DRAM 芯片，它是在 DRAM 芯片上集成了一个SRAM 实现的小容量高速缓冲存储器（Cache ） ，从而使 DRAM 芯片的性能得到显着改进。20. 为了使 CPU不至因为等待存储器读写操作的完成而无事可做，可以采取哪些加速CPU和存储器之间有效传输的特殊措施？【解】主存储器采用更高速的技术来缩短存储器的读出时间，或加长存储器的字长；采用并行操作的双端口存储器；在 CPU和主存储器之间插入一个高速缓冲存储器（Cache ） ，以缩短读出时间；在每个存储器周期中存取几个字。21. 虚拟存储器中的页面替换策略和Cache中的行替换策略有什么显着不同？【解】缺页至少要涉
40、及一次磁盘存取，以读取所缺的页面， 系统损失比Cache未命中大得多；页面替换是由操作系统软件实现的；页面替换的选择余地很大，属于一个进程的页面都可替换。22. 在主存与 Cache间为什么要建立地址映射？请简述3 种不同的地址映射方式。【解】名师资料总结 - - -精品资料欢迎下载 - - - - - - - - - - - - - - - - - - 名师精心整理 - - - - - - - 第 20 页，共 32 页 - - - - - - - - - 与主存容量相比， Cache的容量很小，它保存的内容只是主存内容的一个子集。为了把主存块放到Cache 中，必须应用某种方法把主存地址定
41、位到Cache中，称作地址映射。地址映射方式有全相联方式、直接方式和组相联方式三种：全相联映射方式：将主存的一个块直接拷贝到Cache中的任意一行上。直接映射方式：一个主存块只能拷贝到Cache的一个特定行位置上去。组相联映射方式：将Cache分成 u 组，每组 v 行，主存块存放到哪个组是固定的，至于存到该组哪一行则是灵活的。三、应用题1.CPU 执行一段程序时， Cache完成存取的次数为2000 次，主存完成存取的次数为180 次，已知 Cache存储周期为 40ns，主存存储周期为250ns，求 Cache的命中率、Cache/ 主存系统的效率和平均访问时间。（10 分）【解】Nc =
42、 2000 ，Nm = 180tc = 40 ns，tm = 250 ns命中率 h = Nc/(Nc+Nm) = 2000/(2000+180) = 0.917 = 91.7%平均访问时间ta = h*tc+(1-h)tm = 0.917*40+(1-0.917)*250 = 57.43 ns名师资料总结 - - -精品资料欢迎下载 - - - - - - - - - - - - - - - - - - 名师精心整理 - - - - - - - 第 21 页，共 32 页 - - - - - - - - - 效率 e = tc/ta = 40/57.43 = 0.6965 = 69.65%2
43、.将十进制数 -0.421875 转换成 IEEE-754 标准的 32 位浮点规格化数， 要求给出具体过程。（10 分）【解】首先分别将十进制数转换成二进制数：(-0.421875)10=-0.011011然后移动小数点，使其在第1，2 位之间-0.011011=-1.10112-2 e=-2于是得到：S=1，E=-2+127=125，M=1011最后得到 32 位浮点数的二进制存储格式为：1 011 1110 1 101 1000 0000 0000 0000 0000 = (BED80000)163.假设主存只有 a,b,c三个页框，组成a 进 c 出的 FIFO 队列，进程访问页面的序
44、列是 0，2，5，4，5，2，5，2，3，5，2，4 号。用列表法求采用FIFO+LRU替换策略时的命中率。（10 分）【解】求解表格如下所示名师资料总结 - - -精品资料欢迎下载 - - - - - - - - - - - - - - - - - - 名师精心整理 - - - - - - - 第 22 页，共 32 页 - - - - - - - - - 4.利用串行方式传送字符，每秒钟传送的比特（bit ）位数常称为波特率。假设数据传送速率是是180 个字符 /秒，每一个字符格式规定包含11 个数据位（ 1 个起始位、 1 个停止位、 1 个校验位、 8 个数据位），问传送的波特率是多少
45、？每个比特位占用的时间是多少？（10 分）【解】波特率为：11 位180/秒 = 1980波特每个比特位占用的时间Td 是波特率的倒数：Td = 1/1980 = 0.50510-3s = 0.505ms页面访问序列025434命中率a0254346/12=50%b02452352c0244435命中 命中 命中 命中命中 命中名师资料总结 - - -精品资料欢迎下载 - - - - - - - - - - - - - - - - - - 名师精心整理 - - - - - - - 第 23 页，共 32 页 - - - - - - - - - 5.某总线在一个总线周期中并行传送32 位数据，假
46、设一个总线周期等于一个总线时钟周期，总线时钟频率为50MHz ，总线带宽是多少? (2) 如果一个总线周期中并行传送 64 位数据，总线时钟频率升为100MHz ，总线带宽是多少 ? （10 分）【解】设总线带宽用Dr 表示，总线时钟周期用T=1/f 表示，一个总线周期传送的数据量用 D表示，根据定义可得：(1)32 位=4Byte，总线带宽 Dr = D/T = D 1/T = D f = 4B 50106/s = 200MB/s(2)64 位=8Byte，总线带宽 Dr = D f = 8B 100106/s = 800MB/s 6.某 16 位机器所使用的指令格式和寻址方式如下所示。指令
47、汇编格式中的S （源） 、D（目标）都是通用寄存器，M是主存中的一个单元。MOV 是传送指令， LDA为读数指令， STA为写数指令。15 109 87 43 0OP目标源MOV D, S名师资料总结 - - -精品资料欢迎下载 - - - - - - - - - - - - - - - - - - 名师精心整理 - - - - - - - 第 24 页，共 32 页 - - - - - - - - - 15 109 87 43 0OP目标STA M, S20 位地址15 109 87 43 0OP基址源变址LDA M, S位移量要求： 分析三种指令的指令格式特点。 CPU完成哪一种操作所花时
48、间最短？哪一种操作所花时间最长？第2 种指令的执行时间有时会等于第3 种指令的执行时间吗？为什么？（10 分）【解】 第 1 种指令是单字长二地址指令，RR型；第 2 种指令是双字长二地址指令，RS型；7.若浮点数的 IEEE-754 标准存储格式为 (41D4C000)16，求该浮点数的十进制值，要名师资料总结 - - -精品资料欢迎下载 - - - - - - - - - - - - - - - - - - 名师精心整理 - - - - - - - 第 25 页，共 32 页 - - - - - - - - - 求给出具体过程。（10 分）【解】将 16 进制数展开后，可得二进制数格式为(
49、41D4C000)16 = 0 100 0001 1 101 0100 1100 0000 0000 0000 S=0，E=1000 0011=131，M=101010011指数 e=E-127=131-127=(4)10包括隐藏位 1 的尾数 1.M=1.101010011于是有=(-1)s1. M 2e=(1.101010011 )24=11010.10011=(26.59375)108.设有一个具有 20 位地址和 64 位字长的存储器，问：（1）该存储器能存储多少个字节的信息？（2）如果存储器由256K x 8 位 SRAM 芯片组成，需要多少片？（3）需要多少位地址作芯片选择？为什么
50、？（10 分）【解】（1）220 * 64 / 8 B = 1M * 8 B = 8 MB（2）8MB / (256K * 8 / 8 B) = 8MB / 256KB = 32片名师资料总结 - - -精品资料欢迎下载 - - - - - - - - - - - - - - - - - - 名师精心整理 - - - - - - - 第 26 页，共 32 页 - - - - - - - - - （3）每 8 片芯片组成一组256K * 64位的存储器，每片芯片有18 位地址（对应于 256K个存储单元）低 18 位地址直接接芯片的18 位地址端，高 2 位地址通过 2： 4 译码器作芯片选择