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1、武汉理工大学数字通信系统课程设计0 附件 1：学号：课 程 设 计课程名称通信原理题目多路信号复用的基带发信系统设计与建模学院信息工程学院专业电子信息工程班级电信 1306 班姓名胡容指导教师王虹2016 年01 月08 日名师资料总结 - - -精品资料欢迎下载 - - - - - - - - - - - - - - - - - - 名师精心整理 - - - - - - - 第 1 页，共 28 页 - - - - - - - - - 武汉理工大学数字通信系统课程设计1 课程设计任务书学生姓名：胡容专业班级：电信 1306班指导教师：王虹工作单位：信息工程学院题目: 多路信号复用的基带发信系
2、统设计与建模初始条件：（1）MAX PLUSII 、Quartus II、ISE 等软件；（2）课程设计辅导书：通信原理课程设计指导（3）先修课程：数字电子技术、模拟电子技术、电子设计EDA、通信原理。要求完成的主要任务 :（包括课程设计工作量及其技术要求，以及说明书撰写等具体要求）（1）课程设计时间：（2）课程设计题目：多路信号复用的基带发信系统设计与建模；（3）本课程设计统一技术要求：按照要求对选定的设计题目进行逻辑分析，设计通信系统框图，设计出分频器、内码产生器、时序信号产生器、基带发信系统等模块的逻辑功能，编写出相应模块的VHDL语言程序并上机调试、仿真，记录仿真波形并进行分析；（4）
3、课程设计说明书按学校“课程设计工作规范”中的“统一书写格式”撰写，并标明参考文献至少5 篇；（5）写出本次课程设计的心得体会（至少500 字） 。时间安排：第 19 周参考文献：段吉海 . 数字通信系统建模与设计. 北京：电子工业出版社，2004江国强 .EDA技术与应用 . 北京：电子工业出版社，2010 John G. Proakis.Digital Communications. 北京：电子工业出版社，2011 指导教师签名：年月日系主任（或责任教师）签名：年月名师资料总结 - - -精品资料欢迎下载 - - - - - - - - - - - - - - - - - - 名师精心整理
4、- - - - - - - 第 2 页，共 28 页 - - - - - - - - - 武汉理工大学数字通信系统课程设计2 摘要在数字通信中 , 为了扩大传输容量和提高传输效率, 通常需要将若干个低速数字码流按一定格式合并成一个高速数据码流, 以便在高速宽带信道中传输。数字复接就是依据时分复用基本原理完成数码合并的一种技术，并且是数字通信中的一项基础技术。21 世纪是数字化的社会，数字集成电路应用广泛。而在以往的PDH 复接电路中，系统的许多部分采用的是模拟电路，运用有很大的局限性。随着微电子技术的发展，出现了现场可编辑逻辑器件(PLD)，其中应用最广泛的当属现场可编程门阵列(FPGA)和复
5、杂可编程逻辑器 (CPLD)。本文就是用硬件描述语言等软件与技术来实现一个基于CPLD/FPGA 的简单数字同步复接系统的设计。在通信系统中，为了提高信道的利用率，使多路信号在同一条信道上传输时互相不产生干扰的方式叫做多路复用。采用多路复用技术能把多个信号组合起来在一条物理信道上进行传输，在远距离传输时可大大节省电缆的安装和维护费用。在数字通信系统中主要采用时分多路复用（ TDM ）方式，把时间划分为若干时隙，让多路数字信号的每一路占用不同的时隙，即多路信号在不同的时间内被传送，各路信号在时域中互不重叠，并将复用信号进行 HDB3 码转换以利于在信道中传输。对于TDM 系统，同步信号是保证通信
6、系统正常工作和数字信号正确接收的必要条件。本次课程设计用到的软件主要是ISE。关键词：时分复用信道 数字复接名师资料总结 - - -精品资料欢迎下载 - - - - - - - - - - - - - - - - - - 名师精心整理 - - - - - - - 第 3 页，共 28 页 - - - - - - - - - 武汉理工大学数字通信系统课程设计3 目录1 多路信号复用的基带系统的设计. . 4 2 时分多路复用信号的产生模型. . 6 3 各功能模块的 VHDL 建模与程序设计 . . 6 3.1 内码控制器 . 6 3.2 时序电路产生器 . . 9 3.3 内码产生器 . .
7、12 3.4 输出电路 . 16 4 系统的整体电路与程序. . 20 5 心得体会 . . 25 6 参考文献 . . 26 本科生课程设计成绩评定表. . 27 名师资料总结 - - -精品资料欢迎下载 - - - - - - - - - - - - - - - - - - 名师精心整理 - - - - - - - 第 4 页，共 28 页 - - - - - - - - - 武汉理工大学数字通信系统课程设计4 1 多路信号复用的基带系统的设计时分多路复用（ TDM ）是按传输信号的时间进行分割的，它使不同的信号在不同的时间内传送，将整个传输时间分为许多时间间隔，每个时间片被一路信号占用。
8、TDM 就是通过在时间上交叉发送每一路信号的一部分来实现一条电路传送多路信号的。电路上的每一短暂时刻只有一路信号存在。因数字信号是有限个离散值，所以TDM 技术广泛应用于数字通信系统。多路信号复用的基带系统中的发信设备由数字信源与复接器、码型变换器等组成，其中数字信号包括晶振、分频和内部基带码产生等；系统的接收设备由码型逆变换与时钟提取电路、帧同步信号提取、数字终端与分接器等。本次设计中，为了仿真方便，采用四路内部数字信源产生的独立的单极性非归零数字信号作为四路原始基带信号。图 1.1 多路复用数字基带传输系统组成框图当前，国际通行的PCM 标准有 PCM30/32路 A律标准和 PCM24
9、路 u 律标准，我国采用前者。 30 路系列，即由 32 个话路组成一个 PCM 基群, 如图 1.2 所示。S1(t) S2(t) S3(t) S4(t) 数字信源与复接器码型变换器逆变换与时钟提取帧同步提取数字终端与分解器S1(t) S2(t) S3(t) S4(t) 信道名师资料总结 - - -精品资料欢迎下载 - - - - - - - - - - - - - - - - - - 名师精心整理 - - - - - - - 第 5 页，共 28 页 - - - - - - - - - 武汉理工大学数字通信系统课程设计5 图 1.2 PCM30/ 32 路基群系统的帧结构在 PCM30/3
10、2系统中，抽样频率为8kHz，抽样周期 Ts=1/8000=125us，被称为一个帧周期。每个抽样值用8 比特表示，所占用的时间tc=125/32=3.9us ，被称为一个路时隙。每个比特所占用的时间为tb=3.9/8=0.488us ， 总码速率为 fb=1/0.488=2048kb/s 。 从 PCM30/ 32 路 （基群）路制式帧结构可以知道1 个复帧中有 16 个子帧 ( 编号为 F0， F1,， F15) ，其中 F0，F2，,F14 为偶帧， F1，F3,，F15 为奇帧，一帧分为32 个路时隙，分别用TS0 TS31 表示，其中 TS0 作为帧同步时隙，用来传送帧同步码组和帧失
11、步对告码，TS16 用来传送复帧同步信号，复帧失步对告及各路信道信号，另外30 路时隙用来传送 30 路话音信号，每个时隙可以插入8 位二进制信息码 ( 即每时隙含 8 b 信息码，由 PCM 编码器完成 ) ，以上的帧构成 PCM30/ 32 路基群系统。名师资料总结 - - -精品资料欢迎下载 - - - - - - - - - - - - - - - - - - 名师精心整理 - - - - - - - 第 6 页，共 28 页 - - - - - - - - - 武汉理工大学数字通信系统课程设计6 2 时分多路复用信号的产生模型多路信号复用的模型它包括了内码控制器、内码产生器、时序产生
12、器及复用输出电路等功能模块。晶振输出信号送给内码控制器分频后得到低频信号作为内码产生器的时钟信号;每个内码产生器用于产生 8位数据码且为串行输出，作为内部分路数据信号，其串行数据码输出受到时序产生器输出的时序信号控制;时序产生器的功能是产生四路宽度为8位数据码宽度的时序信号，每路时序信号的相对相位延迟按规定顺序为8位数据码宽度 :输出电路的功能是将四路分路码组合成一路完整的复用信号。图2 四路复用器的 VHDL 建模框图3 各功能模块的VHDL建模与程序设计3.1 内码控制器内码控制器，实际是一个分频器即一个4位二进制计数器，一个输出端口输出三位并行信号作为内码产生器的地址控制端( 选择输入端
13、 ) ，另一输出端作为时序产生器的控制端。内码控制器对内码产生器的控制功能表如下：名师资料总结 - - -精品资料欢迎下载 - - - - - - - - - - - - - - - - - - 名师精心整理 - - - - - - - 第 7 页，共 28 页 - - - - - - - - - 武汉理工大学数字通信系统课程设计7 内码控制器的3 路输出信号（ A2A1A0 ）内码产生器输出信号位（Y0Y1Y2Y3Y4Y5Y6Y7 中选 1）A2 A1 A0 Y 0 0 0 Y0 0 0 1 Y1 0 1 0 Y2 0 1 1 Y3 1 0 0 Y4 1 0 1 Y5 1 1 0 Y6 1
14、1 1 Y7 表 3-1 内码控制器对内码产生器的控制功能表中的 A2、A1、A0分别表示内码控制器的二进制分频器的8、4、2 分频信号。内码产生器应循环并依次输出从“000”、“001一直到“ 111”。这样，内码发生器每个时钟节拍，输出一位码，通过输出电路送到合路信道上，最终形成一路串行码流。图3-1 内码控制器模型每个内码产生器受分频器和时序信号发生器的控制产生一路8位数据码，并且具有三态串行输出功能。内码控制器的 VHDL 程序：library ieee; use ieee.std_logic_1164.all; use ieee.std_logic_unsigned.all; ent
15、ity NMKZQ is 名师资料总结 - - -精品资料欢迎下载 - - - - - - - - - - - - - - - - - - 名师精心整理 - - - - - - - 第 8 页，共 28 页 - - - - - - - - - 武汉理工大学数字通信系统课程设计8 port ( clk: in std_logic; a: out std_logic_vector(2 downto 0); b: buffer std_logic:=0); end entity NMKZQ; architecture NMKZQ_archi of NMKZQ is begin process(clk
16、) variable q: std_logic_vector(3 downto 0):=0000; begin if clkevent and clk=1 then q:=q + 1; if q7 then q:=0000; b=not b; end if; aclk,a=a,b=b ); tb_clk:process begin clk=1; wait for 20 ns; clk s0=0;s1=1;s2=1;s3 s0=1;s1=0;s2=1;s3 s0=1;s1=1;s2=0;s3 s0=1;s1=1;s2=1;s3 null; end case; end process; end a
17、rchitecture SXCSQ_archi; 时序产生器的 TESTBENCH程序：library ieee; use ieee.std_logic_1164.all; use ieee.std_logic_unsigned.all; use ieee.numeric_std.all; entity SXCSQ_tb is end entity SXCSQ_tb; architecture SXCSQ_tb_archi of SXCSQ_tb is component SXCSQ port (b:in std_logic:=0; s3,s2,s1,s0: out std_logic); e
18、nd component; signal b: std_logic:=0; signal s3,s2,s1,s0: std_logic; constant clk_period :time :=20 ns; begin dut:SXCSQ port map ( b=b,s3=s3,s2=s2,s1=s1,s0=s0 ); tb_b:process begin b=1; wait for 10 ns; b cout cout cout cout cout cout cout cout null; end case; else coutdata_in,k=k,sx=sx,cout=cout); t
19、b_sx : process begin sx=1; wait for 80 ns; sx=0; wait for 800 ns; end process; tb_k:process begin k=000; wait for 100ns; k=001; wait for 100 ns; 名师资料总结 - - -精品资料欢迎下载 - - - - - - - - - - - - - - - - - - 名师精心整理 - - - - - - - 第 15 页，共 28 页 - - - - - - - - - 武汉理工大学数字通信系统课程设计15 k=010; wait for 100 ns; k=
20、011; wait for 100 ns; k=100; wait for 100 ns; k=101; wait for 100 ns; k=110; wait for 100 ns; k=111; wait for 100 ns; end process; end architecture NMCSQ_tb_archi; 内码产生器的仿真图：图3-6 内码产生器仿真图由仿真图可以看出，当 sx=1时，内码产生器默认输出高电平。当sx=0时，内码产生器被选通，k由000变为111的同时，内码产生器依次将并行的 8位输入数据转为串行数据输出，低位在前，高位在后。名师资料总结 - - -精品资料
21、欢迎下载 - - - - - - - - - - - - - - - - - - 名师精心整理 - - - - - - - 第 16 页，共 28 页 - - - - - - - - - 武汉理工大学数字通信系统课程设计16 3.4 输出电路在时序发生器产生的四路时序信号的控制下，按顺序依次将四路数据码接入同一通道，形成了一路串行码，从而完成了四路数据码的复用。实现的关键是4输入与门的利用。建模符号如图所示。输出电路由一个4输入与门和一个 D触发器构成。其中 4输入与门具有将四路在时序上独立的分路数据信号进行合路的功能；D 触发器的作用是对合路信号进行整形，避免输出信号波形出现冒险现象（毛刺）
22、。图3-7 输入电路图4输入与门的 VHDL 程序如下：library ieee; use ieee.std_logic_1164.all; entity and_4 is port(a,b,c,d: in std_logic; y: out std_logic); end entity and_4; architecture and_4_archi of and_4 is begin y=(a and b) and (c and d); end architecture and_4_archi; D 触发器的 VHDL 程序：library ieee; use ieee.std_logic_
23、1164.all; entity D_trig is port(clk,d: in std_logic; 名师资料总结 - - -精品资料欢迎下载 - - - - - - - - - - - - - - - - - - 名师精心整理 - - - - - - - 第 17 页，共 28 页 - - - - - - - - - 武汉理工大学数字通信系统课程设计17 q: out std_logic); end entity D_trig; architecture D_trig_archi of D_trig is signal q1: std_logic; begin process(clk,q
24、1) begin if clkevent and clk=1 then q1=d; end if; end process; q IN_1,b = IN_2,c = IN_3,d = IN_4,y = SYNTHESIZED_WIRE_0); b2v_inst2 : d_trig PORT MAP(clk = CLK,d = SYNTHESIZED_WIRE_0,q = OUTP); END bdf_type; 输出电路的 TESTBENCH如下: Library ieee; use ieee.std_logic_1164.all; use ieee.std_logic_unsigned.al
25、l; ENTITY SCDL_tb IS END SCDL_tb; ARCHITECTURE bdf_type_tb OF SCDL_tb IS COMPONENT SCDL PORT ( CLK : IN STD_LOGIC; IN_1 : IN STD_LOGIC; IN_2 : IN STD_LOGIC; IN_3 : IN STD_LOGIC; IN_4 : IN STD_LOGIC; OUTP : OUT STD_LOGIC); END COMPONENT; 名师资料总结 - - -精品资料欢迎下载 - - - - - - - - - - - - - - - - - - 名师精心整理
26、 - - - - - - - 第 19 页，共 28 页 - - - - - - - - - 武汉理工大学数字通信系统课程设计19 SIGNAL CLK : STD_LOGIC; SIGNAL IN_1 : STD_LOGIC; SIGNAL IN_2 : STD_LOGIC; SIGNAL IN_3 :STD_LOGIC; SIGNAL IN_4 : STD_LOGIC; SIGNAL OUTP : STD_LOGIC; BEGIN b2v_inst : SCDL PORT MAP(clk= clk, IN_1 = IN_1, IN_2 = IN_2, IN_3= IN_3, IN_4 =
27、IN_4, OUTP = OUTP); tb_clk:process begin clk=1; wait for 10ns; clk=0; wait for 10ns; end process; tb_IN_1:process variable data_in:std_logic_vector(3 downto 0); begin if data_in15 then data_in:=data_in+1; else data_in:=0000; end if; IN_4=data_in(3); 名师资料总结 - - -精品资料欢迎下载 - - - - - - - - - - - - - - -
28、 - - - 名师精心整理 - - - - - - - 第 20 页，共 28 页 - - - - - - - - - 武汉理工大学数字通信系统课程设计20 IN_3=data_in(2); IN_2=data_in(1); IN_1 SYNTHESIZED_WIRE_0, b = SYNTHESIZED_WIRE_1, c = SYNTHESIZED_WIRE_2, d = SYNTHESIZED_WIRE_3, 名师资料总结 - - -精品资料欢迎下载 - - - - - - - - - - - - - - - - - - 名师精心整理 - - - - - - - 第 23 页，共 28
29、页 - - - - - - - - - 武汉理工大学数字通信系统课程设计23 y = SYNTHESIZED_WIRE_4); b2v_inst2 : d_trig PORT MAP(clk = clk, d = SYNTHESIZED_WIRE_4, q = sout); b2v_inst3 : nmcsq PORT MAP(sx = SYNTHESIZED_WIRE_5, data_in = data_in3, k = SYNTHESIZED_WIRE_14, cout = SYNTHESIZED_WIRE_0); b2v_inst4 : nmcsq PORT MAP(sx = SYNTH
30、ESIZED_WIRE_7, data_in = data_in2, k = SYNTHESIZED_WIRE_14, cout = SYNTHESIZED_WIRE_1); b2v_inst5 : nmcsq PORT MAP(sx = SYNTHESIZED_WIRE_9, data_in = data_in1, k = SYNTHESIZED_WIRE_14, cout = SYNTHESIZED_WIRE_2); b2v_inst6 : nmcsq PORT MAP(sx = SYNTHESIZED_WIRE_11, data_in = data_in0, k = SYNTHESIZE
31、D_WIRE_14, cout = SYNTHESIZED_WIRE_3); b2v_inst7 : nmkzq PORT MAP(clk = clk, b = SYNTHESIZED_WIRE_13, a = SYNTHESIZED_WIRE_14); 名师资料总结 - - -精品资料欢迎下载 - - - - - - - - - - - - - - - - - - 名师精心整理 - - - - - - - 第 24 页，共 28 页 - - - - - - - - - 武汉理工大学数字通信系统课程设计24 b2v_inst8 : sxcsq PORT MAP(b = SYNTHESIZED_
32、WIRE_13, s3 = SYNTHESIZED_WIRE_5, s2 = SYNTHESIZED_WIRE_7, s1 = SYNTHESIZED_WIRE_9, s0 = SYNTHESIZED_WIRE_11); END bdf_type; 系统的 TESTBENCH部分程序如下 : library ieee; use ieee.std_logic_1164.all; use ieee.std_logic_unsigned.all; use ieee.numeric_std.all; . signal clk:std_logic; signal data_in0 :STD_LOGIC_
33、VECTOR(7 DOWNTO 0) := 11110000; signal data_in1 :STD_LOGIC_VECTOR(7 DOWNTO 0) := 11001100; signal data_in2 :STD_LOGIC_VECTOR(7 DOWNTO 0) := 10101010; signal data_in3 :STD_LOGIC_VECTOR(7 DOWNTO 0) := 10011001; signal sout:std_logic; begin dut:keshe_all port map ( clk=clk,data_in0=data_in0,data_in1=da
34、ta_in1,data_in2=data_in2, data_in3=data_in3,sout=sout); tb_clk:process begin clk=1; wait for 20 ns; clk=0; wait for 20 ns; 名师资料总结 - - -精品资料欢迎下载 - - - - - - - - - - - - - - - - - - 名师精心整理 - - - - - - - 第 25 页，共 28 页 - - - - - - - - - 武汉理工大学数字通信系统课程设计25 end process; end architecture keshe_all_tb_archi
35、; 系统的仿真结果如图 4-2：图 4-2 系统仿真图由仿真图可以看出， data_in0=11110000， data_in1=11001100，data_in2=10101010,，data_in3=10011001，系统依次将 4 个并行 8 位数据转为串行数据输出，低位在前，高位在后。故先输出 data_in3，为 10011001,；然后输出 data_in2，为 01010101；再输出 data_in1，为 00110011，最后输出 data_in0，为 00001111。5 心得体会将近一周的时间里，我完成了本次通信原理课程设计。从一开始的确定选题、查阅资料、学习使用 ISE
36、软件，到编辑各个模块的子程序并进行仿真调试，每一个细节的成功都会给我带来一番欣喜，激励着我进行下一步工作。通过本次做多路信号复用的基带发信系统设计与建模，我进一步熟悉了VHDL 的语法结构及其编程的流程，学会了自己设计简单的元器件并加载到元器件库中，掌握了数码合并提高效率形成复接器的原理，更加熟悉的掌握了原件例化语句，通过原件例化语句将各个硬件实现结合，通过调用各个程序子模块进行模块连接最后实现复接器的编译及仿真。“实践出真知”。通过程序输入代码窗口，运行得出结果，然后再加上书本上的讲解，很容易就能理解程序功能，相反，如果我们只是在那想着这个程序或者这个函数有什么功能而不动手实践可能做这个课设
37、就会比较吃力。开始学的时候，没有太大兴趣。慢慢的，名师资料总结 - - -精品资料欢迎下载 - - - - - - - - - - - - - - - - - - 名师精心整理 - - - - - - - 第 26 页，共 28 页 - - - - - - - - - 武汉理工大学数字通信系统课程设计26 我学会了一下 ISE软件的一些操作和它的界面后，对ISE如何使用有了初步的了解。通过这次课程设计， 我体会到了 ISE的强大功能。 它在我们专业中的用处是很大的，比如说在 VHDL程序仿真和电路图绘制上的应用等，以后我还得深入学习ISE, 并在以后的专业学习中去应用它来解决实际问题，从而真正
38、做到学以致用。在实现复接器各个子模块的连接过程当中没把总程序要调用的模块添加到当前工程导致输出模块和总程序模块的仿真输出结果一直不对，后经重新阅读程序，查找资料，及时纠正了错误并得到了正确结果。一方面，本次课设是一人一题，培养了我们独立思考的习惯，让我们养成了学会解决问题的思维。另一方面，虽然我们都需独立完成一份课程设计，但这并不影响我和其他同学间的相互交流，从软件安装到设计程序得到仿真结果我们相互帮助。有时候，我们不得不承认多一个人多一份力量。在大家相互帮助的过程中，我们可以发现别人身上的闪光点，发现自身优缺点，多向身边的同学学习。我相信，一个真正优秀的人绝对不只是成绩生的优异。总之，我会继
39、续努力，让优秀成为一种习惯。6 参考文献1 王虹 . 通信原理 M. 北京：国防工业出版社，2014 2 江国强 .EDA技术与应用 M. 北京：电子工业出版社，20103 潘松，黄继业.EDA技术实用教程M. 北京：科学出版社，20134 谈世哲，李建.基于 xilinx ISE 的 fpga 设计与 . 北京：电子工业出版社，2008 5 John G. Proakis.Digital Communications. 北京：电子工业出版社，2011名师资料总结 - - -精品资料欢迎下载 - - - - - - - - - - - - - - - - - - 名师精心整理 - - - - - - - 第 27 页，共 28 页 - - - - - - - - - 武汉理工大学数字通信系统课程设计27 本科生课程设计成绩评定表姓名性别专业、班级课程设计题目：课程设计答辩或质疑记录：成绩评定依据：最终评定成绩（以优、良、中、及格、不及格评定）指导教师签字：年月名师资料总结 - - -精品资料欢迎下载 - - - - - - - - - - - - - - - - - - 名师精心整理 - - - - - - - 第 28 页，共 28 页 - - - - - - - - -