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1、译文 串行总线的触发时序分配系统SuperBelleMikihiko Nakao and Manobu Tanaka摘要 我们已经开发出一种高速串行总线的触发时序分配制度。铜电缆将会发出及相关的时序信号触发超过千新开发的管线数据采集模块。这些模块需要升级的SuperBelle升级KEKB（SuperKEKB）储存环的探测器。其主要思想是利用了一个紧凑的，低成本的串行总线线路和广泛使用对增强5类非屏蔽双绞线（STP）的电缆。整个系统由三个类型的模块，由多个阶段的级联交换机模块可扩展性。这样四个阶段，可以读出互连高达4096模块。我们已经证明，基本技术是适合这样的应用程序。一个完整的系统更换前，两
2、个步骤合并过程计划纳入Belle的运行数据采集系统的系统。 索引词，数据采集，FPGA和串行总线，触发分布。 导言 测量电荷宇称（CP）的介子衰变中违反现在是关键的方法来间接地寻找超越标准模型的物理和提供详细资料，以确定一个新的物理场景之一。 该KEKB储存环已交付了世界上最高的光度厘米，并在KEKB贝尔实验收集了一个集成的亮度超过350。预计，这些数字将增加一倍，在不久的将来。然而，许多有趣的物理渠道的需求至少10倍的数据样本，驱车前往一个具有亮度升级（SuperKEKB和SuperBelle）KEKB和Belle CM的目标1。 为了改善的预期下梁相关背景事件发生率较高，由于对SuperK
3、EKB显着提高束流探测器的性能，所有的贝莱subdetectors将被取代或修改。目前的数据采集系统是基于电荷对时间的转换由贸发局multihit FASTBUS读出系统遵循。唯一的例外是为硅顶点探测器（SVD）的，它采用了timemultiplexed闪存的ADC读出系统能够运行约1 kHz的1级（L1）的触发率。这个比率只有 500赫兹的两倍2 3目前的经营状况。在SuperKEKB，数据采集系统，以应付10-30千赫母语触发率。这个触发率，规模与光度，每厘米约1 kHz的物理组成部分。贸发局的FASTBUS和Flash ADC的基础投稿日期2004年11月15日，经修订的2005年3月2
4、3日。 笔者与科索沃能源公司，高能加速器研究机构，筑波，茨城县，305-0801日本。数字对象标识符10.1109/TNS.2005.852705读出系统将被新研制的电子读出共同的管道平台（铜）取代模块4，5。每个铜是9U VME模块，是一个独立的信号数字化，流水线和读出单位。整个SuperBelle探测器将被读出约一千铜模块，而触发定时分配制度要大幅修改。目前时序分配制度，这被称为“的SEQ / TDM的”（顺序控制和时间分配模块）系统，将与一个新的系统取代所表示的“端差”（触发时序分配）系统。 二。串行总线的时序分配 一般事件在当前的SEQ / TDM系统同步方案是基于使用触发器和繁忙的握
5、手信号。这项计划是留在新的弹道跟踪制度不变的简单。母语是一个触发信号后产生的利益冲突几微秒，下一个触发器将不会发出，直到读出系统已准备就绪，即所有忙碌的信号被释放。这个繁忙的信号通常是置为每个触发后短期内，却是一直宣称，当读出模块不能接受下一次触发，例如，由于缓冲区已满的状况。整个系统同步到系统时钟，从储存环射频模块产生。除了这三种信号（触发，运动和系统时钟），需要进一步的信号位的，从储存环和事件ID革命的信号分配到读出系统和额外的错误标志被收集。在现行制度下，这些信号被分发到每个subdetector读出用三箱17双绞带状电缆。 只有门信号，从触发定时生成，分发到该局模块采用传统芯Lemo电
6、缆和FASTBUS背板。 （对于奇异值分解，进一步信息分布使用其他时序分配系统。）忙音信号被收集在一个类似的方式在每个探测器的箱子，并送回中央计时系统。 在新的弹道跟踪系统，定时信号同步到42.33 MHz的系统时钟，并已分发给每个铜模块，即超过一千模块。这种系统时钟同步，选择经营许可证的（超级）KEKB 508兆赫的射频时钟，同时允许为大型强子对撞机（LHC）在40 - MHz的系统时钟运行试验中开发数字化技术的使用。由于它是不可取的占领为在铜模块的时序分布空间大，得到了多数信号电缆将连接，为新的计时系统布线必须非常紧凑。此外，系统配置要 灵活的，允许到运行实验的分步整合之前的全部Super
7、Belle更换。我们发现高速串行总线在铜电缆技术是一种解决方案，可以处理得非常紧凑的形式，例如一组信号。弹道跟踪系统运行的比串行总线增强5类（超五类）屏蔽双绞线（STP）的cables.We选择了10位LVDS串行器及解串器芯片（DS92LV1224和DS92LV1023）由美国国家半导体公司6生产。该芯片组编码/解码的10位到/从串行比特流，每一个系统时钟周期宽总线。该系统在每个时钟抖动是必需的铜模块 要明显高于780 ps的至少AMT3贸发局计数芯片7，我们计划使用，以取代现有的贸发局模块小。在每个铜的系统时钟偏移校准的时间后，在处理离线数据。触发时间和分发到铜模块的其它信号必须同步系统时
8、钟，而忙，其他一些从铜模块采集的信号不一定同步到系统时钟。 在STP电缆的四双格式如图所示。 1。两对，每一个方向，是用于serialbus，两个专门对用来触发定时分发和系统时钟。所有模块都是相互关联的使用大规模生产的，直STP的网络电缆。 三。模块的设计与开发 一个可扩展的时间超过一千（至4096）读出的模块构造使用一到八位触发定时开关（特- SW向）模块四阶段级联配置分配制度。是完全可扩展的，同样的系统也可以用在一个或两个阶段配置安装一个小型读出了一些模块，在一个更大的系统或通过进一步级联交换机模块。此外， 输入和输出（特- IO）的之间的顶层开关模块和触发系统的L1，和接收器（特- RX
9、）的接口模块，模块之间的底部级交换机模块和接口模块的读出。在TT -西南和TT - IO模块的6U VME的是可以在现有的读出箱，或在新的铜9U VME机箱容纳模块，和TT -接收模块是PCI夹层卡（PMC），可装上铜模块。整个弹道跟踪系统由如图所示的这三种类型的模块。 2。总之，我们需要至少一的TT - IO模块，约百特- SW的模块和大约一千的TT -接收模块。 答：触发定时接收器（的TT - RX）在TT -接收模块接收从测控- SW的模块的弹道跟踪信号。TT - RX是设计为一个PMC模块，这样它不占用空间的大量铜模块，也可以在非铜临市局安装使用。 四个模拟读出（能源筹资）卡，在处理器
10、上临市局（PrPMC）插槽CPU模块插槽，使用专用触发PMC插槽的TT -接收模块和一个备用的PMC插槽。收到的能源筹资卡在前面板上的模拟信号和数字化他们。触发数据处理CPU和发送通过面板上的快速以太网端口事件Builder系统。还有一个快速以太网端口用于访问数据流的CPU独立。该备用PMC插槽（模块背面的铜面）的前脸已被打开，以允许布线空间。因此，为的TT - Rx的电缆连接的可用空间十分有限，因为在图中看到，仅有的TT -接收模块访问的下半部分是当铜模块完全安装在一个箱子。在TT -接收模块由一个PCI接口，一个42.33 MHz的本地时钟，一个Xilinx的Spartan - 3 FPG
11、A的8控制模块，LVDS串行总线串行器/解串器对，屏蔽的RJ - 45连接器弹道跟踪数据电缆连接到上游模块和一个备用的RJ - 45双向LVDS输入和输出端口（而不是在名义弹道跟踪配置中使用）连接器。阿的TT -接收模块示意图如图所示。 4。 LVDS信号的比串行总线上的其它直接接收和FPGA所驱动。 在TT - Rx的接收端差电缆通过定时信号，检查信号的完整性，并通过分发他们的第四次临市局连接器（小），用户定义的针脚铜模块。繁忙的和其他状态信号采集，通过了P4连接器的其他引脚和弹道跟踪数据格式转换成。弹道跟踪数据传回的信号，向上游的TT -西南与系统时钟，使整个弹道跟踪系统同步编码模块。在T
12、T -接收模块也可用于独立模式，但无弹道跟踪上游连接。在这种情况下，系统时钟提供从板上时钟。这是非常有用的测试铜模块本身或能源筹资卡。 FPGA固件上的功能，包括启动，如生成一个伪随机触发，并执行触发本地读出忙握手周期，依托当地没有上游 模块。 我们已经建立了约50的TT -接收模块，到目前为止，包括早期的原型版本。这些已经过测试，功能和性能的介绍后，并分发给使用铜，使软件和硬件开发 工作。 二触发定时开关（电汇，西南） 在TT - SW的模块接收来自另一上游的TT -西南模块或电汇- IO模块的端差信号，并分配到最多八个下游的TT - SW或电汇，接收模块。 系统时钟和从上游模块触发信号直接
13、分配给下游模块。从上游的串行总线信号进行解码，对于位错误检查，并为每个下行编码模块了。 所有下游模块的串行总线信号被解码成一个单一的一套弹道跟踪信号合并，合并后的信号进行编码和发送到上游模块。 从上游的模块系统时钟是用在开关和接收器模块，因此它没有必要重新同步来自于每一个交换机，那里的繁忙和其他信号同步模块的结合下游信号。 该交换机模块组成的VME接口，1个RJ - 45连接器的信号接收端差，八个RJ - 45连接器端差分发所有连接的端差信号，串行器和解串器的赛灵思CPLD的，1个RJ - 45连接器四个通用双向LVDS端口和456针对Spartan - 3 FPGA来处理10位upand到下
14、游的模块对/从上游模块，1个10位通用总线模块八个下游，和8个10位来自下游模块的TT - SW的示意图如图所示。 5。我们已经建立了四特- SW的模块，并证实至今的基本功能。 三触发定时输入/输出（特- IO）的 在TT - IO模块的设计提供了三种不同的功能： 1）寄件人模块，作为对弹道跟踪系统的主模块。该模块接收的L1触发信号，系统时钟从其他地方和其他信息，并控制启动和停止运行。 2）接收器模块，而不是一个的TT -接收模块连接， 用于包括一到时间分配方案弹道跟踪非铜读出系统。 3）智能电平转换器，以纳入弹道跟踪系统中的任何时间在任何阶段，周边分布级联信号。这个函数将被使用，例如，添加从
15、高电压提供了一个探测器水平联锁信号触发周期暂停。 阿的TT - IO模块示意图如图所示。 6。该模块的布局类似于交换机模块，除了八个下游的RJ - 45连接器是一个连接器，以及净息差级输入和输出8芯Lemo连接器取代 信号被添加。此外，TTL电和ECL电平输入和输出端口包含在董事会。两个的TT - IO模块已经制作并正在测试，以便为以后的第一积分讨论一步做好准备。 四。性能试验 我们已经配置，如图所示的模块。 7。在此设置中的TT - Rx的一个模块被配置为一个具有跨线发送模块连接到另一台的TT - RX或电汇- SW的。使用此设置，各种性能测试已经进行。 答：双绞线电缆类型和长度 我们已经测
16、试超五类非屏蔽双绞线（UTP），屏蔽STP和六类双绞线不同长度的电缆。当连接建立后，一个标志是由解串器断言，提供解码时钟和串行总线的数据是正确的重建。我们发现： 为超五类，建立连接为10米或较短的电缆，但不与15米; 为超五类污水处理厂，连接是建立一个15米或20米，但不与较短的电缆; 为六类双绞线，连接设立了15米或者更短的电缆，但不与20米 从这些结果，我们决定使用超五类STP和限制的名义配置，这是电缆长度为10米 最大长度在百丽电子小屋intercrate连接所需。 这方面的一个串行总线，我们发现一个有趣的特点是，所有的零位模式可以更容易地建立一个比所有的位模式连接。因此，我们将使用所有
17、的信号高有效的逻辑，因为它们的状态默认为低很多，在这种情况下是全部或大部分的时间。 二稳定性串行总线 在串行总线上有一个稳定的触发繁忙握手的影响。一个失踪了全球数据采集系统死锁条件忙音结果，必须清除外部监管制度。同样， 假以失败条件也需要忙音结果的干预。 现有的百丽的数据采集系统和升级的系统模块后，铜化运作的支持。在串行总线的稳定性进行了测试，有两个的TT -接收模块环回设置：在一个测控，接收，时钟由时钟递增8位数字，是通过串行总线传输，并在其他特- Rx的，当时收到的电话号码本解码并传回第一个测控，数据接收其中的差异进行了检查。上的两个10位总线其余位被用于错误检测。这两项的TT -接收模块
18、，通过一个连接污水处理厂15米超五类交叉电缆。设置建立在这样一个具有两个PMC插槽临市局测试板，以便它可以很容易地携带到任何地方需要。该系统进行了测试没有任何位误差在20天，或系统时钟测试期。然后重复测试范围内的百丽电子小屋电子嘈杂的环境中再次在物理数据为例。该系统显示在一个约24小时的测试期间没有位错误。 由于没有位的错误进行了观察，我们没有能够研究可能的位错误，将在更大setup.We计划，使一临界长度电缆的安装，研究和设计的错误发生有害的模式一错误恢复机制。 三潜伏期由于序列化 该弹道跟踪系统延迟有一个对数据采集系统的整体死区时间的影响，因为下一次触发是在繁忙的信号触发和往返时间禁用。
19、在串行总线编码和解码延迟是根据相同的环回设置，其中交叉电缆是由一个非常短的一个替代。在此设置中，有7个系统时钟周期的延迟，观察，相当于每3.5个串行总线的数据传输阶段时钟延迟。 在四个阶段的配置，收集所有的潜伏期忙音将330纳秒由于串行总线加100纳秒，由于延迟至20米的电缆。一个100 ns的延迟，需要额外的电缆分配触发信号。因此，死区时间约500 ns是不可避免的每一个触发，造成0.5-1.5死区时间，如果系统处于10-30千赫母语触发率操作。 这个延迟将原位测试中的每个程序使用相同的频道，以保证在每一个弹道跟踪系统目标统一延迟。 四触发定时分布和握手 在TT -接收模块已分发到许多使用铜
20、，并得到了可靠的开发利用 铜软件和手腕卡。触发繁忙的工作周期，确定没有错误在30 kHz的触发器使用铜和手腕安装率在了数天的测试期。 E.机构板条箱连接 该跨箱通信已测试了连接在一个6U VME的你可以在一个铜板的TT - RX的不同9U的VME模块箱一箱的TT -西南模块。串行总线连接已建立并没有错误已被发现至今。 五，系统集成 在此之前完全取代了数据采集系统，包括触发时序分配，我们计划分两个步骤升级读出系统，如图所示8。这一战略与现有的最小化数据采集系统冲突，同时允许增量系统的替代品。 答：更换系统之一，随着铜FASTBUS 在2005年夏季停产期间，我们计划以取代FASTBUS贸发局与铜
21、基一读出系统之一。候选人探测器子系统是极端向前量热仪（台福），它利用6贸发局模块，整个探测器的读数，其数据不是在物理分析方法在这一刻。在这种情况下，触发定时接收时间从现行的分配器模块（TDM）的，然后分配给新的铜模块。我们可以测试根据实际使用条件下，这部分系统光束开始前全面量产，弹道跟踪系统的几乎所有功能。 B.更换中央时序分配制度 在等待的EFC的部分系统的成功运作，我们计划以取代中央计时与在2006年夏天关闭期间弹道跟踪系统，配电系统。在这种情况下，读出系统对于很多人依然立足于FASTBUS贸发局系统，从而之间的弹道跟踪系统和FASTBUS系统通信是必要的。在这种情况下，在TT - IO模
22、块将被用来作为一个接收模块，以提供旧格式定时信号。 六。结论 我们已经制定了一个串行总线的触发定时升级的Belle探测器的分配制度。我们已经证明，一个串行低成本超五类STP电缆总线是用于大规模数据采集系统触发的时序分布，如一个计划是对于SuperBelle，紧凑和灵活的解决方案。参考文献1 K. Abe et al., “Letter of Intent for KEK Super B Factory,” KEK, Tsukuba, Japan, KEK report 2004-04., S. Hashimoto, M. Hazumi, J. Haba, J. W. Flanagan, and
23、 Y. Ohnishi, Eds., 2004.2 S. Y. Suzuki et al., “Belle DAQ system upgrade at 2001,” Nucl. Instrum. Methods, vol. A494, pp. 535540, 2002.3 M. Nakao et al., “Data acquisition system for the Belle experiment,” IEEE Trans. Nucl. Sci., vol. 47, no. 2, pt. 1, pp. 5660, Apr. 2000.4 T. Higuchi et al. Develop
24、ment of a PCI based data acquisition platform for high intensity accelerator experiments. presented at eConf C0 303 241.OnlineTUGT0045 Y. Igarashi et al., “The data acquisition system based on PMC bus,” in eConf C0 303 241, 2003, TUGP009.6 DS92LV1023 and DS92LV1224 4066 MHz10 Bit Bus LVDSSerializer
25、and Deserializer. National Semiconductor Corp., Santa Clara, CA.7 Y. Arai, M. Ikeno, S. Iri, T. Sofue, M. Sagara, and M. Ohta, “Development of a new TDC LSI and a VME module,” IEEE Trans. Nucl. Sci., vol. 49, no. 3, pt. 2, pp. 11641169, Jun. 2002.8 Spartan-3 FPGA Family: Complete Data Sheet. Xilinx
26、Inc., San Jose, CA外文文献 二Serial-Bus Based Trigger Timing DistributionSystem for SuperBelleMikihiko Nakao and Manobu TanakaAbstractWe have developed a high-speed serial-bus based trigger timing distribution system. Copper cables will distribute the trigger and related timing signals to more than one t
27、housand newly developed pipeline data acquisition modules. These modules are needed for the SuperBelle upgrade to the Belle detector at an upgraded KEKB (SuperKEKB) storage ring. The main idea is to use a pair of serial-bus lines over a compact, low-cost and widely available enhanced category-5 shie
28、lded twisted pair (STP) cable. The entire system consists of three types of modules and is scalable by cascading switch modules over multiple stages. In this way four stages can interconnect up to 4096 readout modules. We have demonstrated that the basic technology is suitable for such an applicatio
29、n. Before a full system replacement, a two-step integration procedure is planned to integrate the system into the running Belle data acquisition system.Index TermsData acquisition, FPGA, serial-bus, trigger distribution.I. INTRODUCTIONMEASUREMENT of charge-parity (CP) violation in meson decays is no
30、w one of the key methods to indirectly search for physics beyond the Standard Model and to provide detailed information to identify a new physics scenario.The KEKB storage ring has delivered the worlds highest luminosity of cm , and the Belle experiment at KEKB has collected an integrated luminosity
31、 exceeding 350 . It is expected that these figures will double in the near future. However, many interesting physics channels demand at least a 10 times larger data sample, driving KEKB and Belle toward an upgrade (SuperKEKB and SuperBelle) with a luminositygoal of cm 1.In order to improve the detec
32、tor performance under the anticipated high event rate of beam related backgrounds, due to significantly increased beam currents for SuperKEKB, all Belle subdetectors will be replaced or modified. The current data acquisition system is based on charge-to-time conversion followed by a multihit FASTBUS
33、 TDC readout system. The exception is for the silicon vertex detector (SVD), which employs a timemultiplexed flash-ADC readout system capable of operation up to about a 1-kHz level-1 (L1) trigger rate. This rate is onlytwice the current operating condition of 500 Hz 2, 3. At SuperKEKB, the data acqu
34、isition system has to cope with an L1 trigger rate of 1030 kHz. The physics component of this trigger rate, which scales with the luminosity, is about 1 kHz per cm . The FASTBUS TDC and flash-ADC based Manuscript received November 15, 2004; revised March 23, 2005.The authors are with KEK, High Energ
35、y Accelerator Research Organization, Tsukuba, Ibaraki, 305-0801 Japan. Digital Object Identifier 10.1109/TNS.2005.852705 readout systems will be replaced by newly developed common pipeline platform for electronics readout (COPPER) modules 4, 5. Each COPPER is a 9U VME module and is a standalone sign
36、al digitization, pipelining and readout unit. The entire SuperBelle detector will be read out by about one thousand COPPER modules, for which the trigger timing distribution system has to be drastically modified. The current timing distribution system, which is called the “SEQ/TDM” (sequence control
37、 and timing distribution module) system, will be replaced with a new system denoted the “TTD” (trigger timing distribution) system.II. SERIAL-BUS FOR TIMING DISTRIBUTIONThe general event synchronization scheme in the current SEQ/TDM system is based on handshaking using trigger and busy signals. This
38、 scheme is left unchanged in the new TTD system for simplicity. An L1 trigger signal is generated a few microseconds after the collision of interest, and the next trigger will not be issued until the readout system is ready, i.e., all the busy signals are released. This busy signal is usually assert
39、ed for a short period after each trigger, but it is kept asserted when the readout module cannot accept the next trigger, for example, due to a buffer full condition. The entire system is synchronized to a system clock that is derived from the RF clock of the storage ring. In addition to these three
40、 signals (trigger, busy and system clock), further signal bits are needed; the revolution signal from the storage ring and event ID are distributed to readout systems and additional error flags are collected. In the current system, such signals are distributed to each subdetector readout crate using
41、 three 17-twisted-pair ribbon cables.Only gate signals, generated from the trigger timing, are distributed to TDC modules using traditional LEMO cables and FASTBUS backplanes. (For the SVD, further information is distributed using another timing distribution system.) Busy signals are collected in a
42、similar way in each detector crate, and sent back to the central timing system. In the new TTD system, the timing signals are synchronized to a 42.33-MHz system clock, and have to be distributed to each COPPER module, i.e., to more than one thousand modules. This choice of system clock permits opera
43、tion synchronous to the (Super)KEKB RF clock of 508 MHz, while allowing use of digitization technologies developed for the Large Hadron Collider (LHC) experiments operating on a 40-MHz system clock. Since it is not desirable to occupy a large space for the timing distribution on the COPPER module, t
44、o which many signal cables will be connected, the cabling for the new timing system has to be very compact. In addition, the system configuration has to beNAKAO AND TANAKA: SERIAL-BUS BASED TRIGGER TIMING DISTRIBUTION SYSTEM FOR SUPERBELLE 1197Fig. 1. Format of the TTD cable with a transmit/receive
45、serial-bus pair and two more LVDS lines for trigger and system clock.Fig. 2. Overview of the trigger timing distribution system in a four-stage switch configuration.flexible to allow step-by-step integration into the running experiment, well before the full SuperBelle replacement. We find the high-s
46、peed serial-bus technique on copper cables is a solution that can handle such a set of signals in a very compact form. The TTD system operates a serial-bus over enhanced category-5 (CAT5e) shielded twisted pair (STP) cables.We have chosen a set of 10-bit LVDS serializer and deserializer chips (DS92L
47、V1224 and DS92LV1023) produced by National Semiconductor 6. This chip set encodes/decodes a 10-bit wide bus into/from a serial bitstream every system clock cycle. The jitter of the system clock at each COPPER module is requiredto be significantly smaller than the 780 ps least count of the AMT3 TDC c
48、hip 7 that we plan to use to replace the existing TDC modules. The time offset of the system clock at each COPPER is calibrated later, during the offline data processing. The trigger timing and other signals distributed to the COPPER modules must be synchronized to the system clock, while the busy and other signals that are collected from the COPPER modules are not necessarily synchronized to the system clock.The format of the four pairs in the STP cable is shown in Fig. 1. Two pairs, one for each direction, are used