EDA实验1-4.doc

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1、本科实验报告课程名称： CPLD/FPGA应用设计 实验项目： 1位全加器 2位10进制计数器 显示译码器 4位加法计数器 实验地点： 矿院楼二层EDA实验室 专业班级： 电子信息工程1101班 学 号： 学生姓名： 年 月 日本科实验报告课程名称： CPLD/FPGA应用设计 实验项目： 1位全加器 实验地点： 矿院楼二层EDA实验室 专业班级： 电子信息工程1101班 学 号： 学生姓名： 年 月 日实验一 1位全加器一、实验目的1、熟悉ispDesignEXPERT System、Quartus原理图设计流程的全过程。2、学习简单组合电路的设计方法、输入步骤。3、学习层次化设计步骤。4、

2、学习EDA设计的仿真和硬件测试方法。二、实验原理1位全加器可以由图1那样用两个半加器及一个或门连接而成，因此需要首先完成图2所示的半加器设计。要求使用原理图输入的方法先进行底层半加器设计，再建立上层全加器设计文件，调用半加器和或门符号，连接完成原理图设计。图1 - 全加器原理图图2 - 半加器原理图三、实验任务1、用原理图输入方法设计半加器电路。2、对半加器电路进行仿真分析、引脚锁定、硬件测试。3、建立顶层原理图电路。4、对全加器电路进行仿真分析、引脚锁定、硬件测试四、实验步骤1、建立设计工程打开Quartus6.0软件，新建项目，选择filenew project wizard命令，指定工程

3、的工作目录，工程名及顶层实体名，并选择FPGA器件EP1C12Q240C8。2、原理图源文件输入：a、新建原理图输入源文件选择filenew命令，在【New】对话框中选择Design FilesBlock Diagram/Schematic File原理图文件输入。b、添加元器件符号在绘图区双击鼠标左键，即弹出添加符号元件的窗口c、添加输入、输出符号d、连线及连线命名、标记输入、输出，并保存已完成的设计3、功能和时序仿真a、建立矢量波形文件。选择filenew命令，在“New”对话框中选Other FilesVector Waveform File.b、在矢量波形文件中加入输入输出节点，并编辑

4、波形文件c、进行功能仿真和时序仿真设置，之后点击菜单项 Processing-Generate Functional Simulation Netlist，产生功能仿真所需的网表，完成后启动仿真器，processingstart simulation进行功能、时序仿真4、硬件测试首先进行引脚分配，选择菜单中的assignmentspins,进入引脚分配。检测引脚分配是否合法，processingstartstart I/O Assignment Analylist命令，之后进行全局编译，下载。下载完成后在硬件上连接电路测试。五、实验结果1、半加器设计1.1 - 半加器原理图输入1.2 半加器功

5、能仿真1.3 半加器引脚锁定1.4 半加器编程下载2、全加器设计2.1 - 全加器原理图输入2.2 全加器功能仿真2.3 全加器引脚锁定六、思考题用设计好的全加器，实现四位串行加法器的设计，并给出波形仿真图及加法器的延时情况。1、原理图文件2、波形仿真七、实验感想本科实验报告课程名称： CPLD/FPGA应用设计 实验项目： 2位10进制计数器 实验地点： 矿院楼二层EDA实验室 专业班级： 电子信息工程1101班 学 号： 学生姓名： 年 月 日实验二 2位十进制计数器一、实验目的1、熟悉Quartus II的原理图设计流程全过程。2、学习简单时序电路的设计方法。3、学习EDA设计的时序仿真

6、和硬件测试方法。二、实验原理2位十进制计数器参考原理图如图1所示，也可以采用其他元器件实现。三、实验任务1、设计2位十进制计数器电路。2、在EDA环境中输入原理图。3、对计数器进行仿真分析、引脚锁定、硬件测试。四、实验步骤1、设计电路原理图设计含有时钟使能及进位扩展输出的十进制计数器。可以选用双十进制计数器74LS390或者十进制计数器74LS160和其他一些辅助元件来完成。 2、计数器电路的实现按照电路图进行连线，完成完整的实验原理图。绘制过程中应特别注意图形设计规则中信号标号和总线的表达方式。若将一根细线变成一粗线显示的总线，可以先单机使其变红，再选Option选项中的Line Style

7、；若在某线上加信号标号，也应该点击该线某处使其变成红色，然后键入标号名称，标有相同标号的线段可视为连接线段，不必直接连接。总线可以以标号方式进行连接。3、波形仿真4、编程下载、硬件测试五、实验结果1、原理图文件2、RTL仿真3、波形仿真图4、引脚分配图5、硬件测试六、实验感想本科实验报告课程名称： CPLD/FPGA应用设计 实验项目： 显示译码器 实验地点： 矿院楼二层EDA实验室 专业班级： 电子信息工程1101班 学 号： 学生姓名： 年 月 日实验二 显示译码器一、实验目的1、学习七段显示译码器设计。2、学习进程PROCESS和CASE语句的设计方法。3、熟悉VHDL文本输入设计的流程

8、。二、实验原理设计共阴极数码管的七段显示译码电路，VHDL参考程序如下：LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL; ENTITY YIMA7 IS PORT(A :IN STD_LOGIC_VECTOR(3 DOWNTO 0); LED7S:OUT STD_LOGIC_VECTOR(6 DOWNTO 0);END;ARCHITECTURE ART OF YIMA7 ISBEGIN PROCESS(A) BEGIN CASE A IS WHEN 0000 = LED7S LED7S LED7S LED7S LED7S LED7S LED7S LED7S L

9、ED7S LED7S LED7S LED7S LED7S LED7S LED7S LED7S NULL; END CASE; END PROCESS;END;三、实验内容1、完成显示译码器的VHDL描述2、在Quartus上对显示译码器的VHDL描述进行编辑、编译、综合、适配、仿真，给出其所有信号的时序仿真波形。3、进行引脚锁定以及硬件下载测试。四、实验步骤1、打开软件，新建一个VHDL File文件，输入需要设计的程序。2、对该VHDL语言进行编辑，无误后进行编译。3、编译完成后分配管脚，之后进行编译。4、波形仿真5、由程序进行RTL仿真生成电路图。6、硬件测试。把实验箱连接好电源和计算及接

10、口，通过JTAG接口把程序下载下来，即可在实验箱上通过按键和发光二极管来检验实验的正确性。五、思考题讨论语句when others=null作用，对于不同的VHDL综合器，此句是否具有相同的含义和功能？答：这个语句在本实验中有无没有影响，因为case中包含了所有16种可能，如果在其他的程序，case下的可能不是所有，就可能提示出错。对于不同的综合器，得到的结果是相同的，跟综合器无关，都是保持原样值不变的意思。六、实验感想。本科实验报告课程名称： CPLD/FPGA应用设计 实验项目： 4位加法计数器 实验地点： 矿院楼二层EDA实验室 专业班级： 电子信息工程1101班 学 号： 学生姓名：

11、年 月 日实验八 4位加法计数器一、实验目的1学习时序电路的VHDL描述方法。2掌握时序进程中同步、异步控制信号的设计。3熟悉EDA的仿真分析和硬件测试技术。 二、实验内容1、编写4位二进制加法计数器的VHDL程序。2、在Quartus上对加法计数器进行仿真。3、将输入引脚连接到拨码开关，时钟输入锁定到相应频率的时钟信号，输出连接到发光二极管，下载后在实验板上验证其功能，记录实验结果。三、实验仪器软件：windows xp Quartus6.0 硬件：实验板四、实验原理设计一个含计数使能、异步复位和并行预置功能的4位加法计数器，RST是异步复位信号，高电平有效；CLK是时钟信号；当使能信号EN

12、A为“1”时，加法计数，COUT为计数进位输出，OUTY为计数输出。VHDL程序如下：LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;USE IEEE.STD_LOGIC_UNSIGNED.ALL;ENTITY CNT4B IS PORT(CLK:IN STD_LOGIC; RST:IN STD_LOGIC; ENA:IN STD_LOGIC; OUTY:OUT STD_LOGIC_VECTOR(3 DOWNTO 0); COUT:OUT STD_LOGIC); END CNT4B;ARCHITECTURE BEHAV OF CNT4B IS SIGNAL C

13、QI:STD_LOGIC_VECTOR(3 DOWNTO 0);BEGINP_REG:PROCESS(CLK,RST,ENA,CQI) BEGIN IF RST=1THEN CQI=0000; ELSIF CLKEVENT AND CLK=1THEN IF ENA=1THEN CQI=CQI+1; END IF; END IF; OUTY = CQI;END PROCESS P_REG;COUT=CQI(0)AND CQI(1) AND CQI(2) AND CQI(3);END BEHAV;五、实验步骤1、VHDL文本编辑 在Quartus6.0集成环境下，执行“file”中的“new”命令

14、，弹出编辑文本类型的对话框，选择“Device Design file”- “VHDL File”后单击“OK”。先采用VHDL文本输入设计法实现4位二进制加法计数器的数字逻辑电路，并将文件CNT4B.vhd保存在创建的目录下。2、编译设计图形文件对CNT4B.vhd设计文件进行编译，进而实现四位同步二进制加法计数器的数字逻辑电路3、功能仿真、时序仿真4、引脚锁定，下载及硬件测试六、实验结果1、源程序输入2、RTL仿真3、波形仿真4、引脚分配七、实验总结1、在上述程序中是否可以不定义信号 CQI，而直接用输出端口信号完成加法运算，即 : OUTY = OUTY + 1 ？答：不可以，因为信号O

15、UTY定义的端口模式是OUT，是单向输出模式，所以只能作为输出信号，不能在结构体内再用来作为输入信号；而且 VHDL里面规定输出端口不能做为赋值来用，而OUTY 0 = 00 0 0 0 0 0 0 = 0 00 0 00 0= 0 ( ) ( : ) ( _ ( _ . 下序参 路译段的极原验程的入输 法方句 和 程计器示段目验码示 月 ：号 班程息 级 室验 院 器显 目 用 ：报验感感实测件配脚真形仿 文图结验实测测载仿形接接式号以。直不段为段标有，名后然红其该点也标上线 中选 再红机单，示线变线将。表和号中设形注应图理验完，连实实器 成来辅一和 计进0 数制选。数进的展能时有理理步验试

16、件、引分行数图原中 路电制位计任验现件元采可所 图参制进原验法试件仿序设习法计路时简程程计理 目验数计位 月 信电 级 实 楼矿 点 制位 ：目 设应/ 报验感验实仿形文理况情的加仿出并的加行实加好考锁引器 仿功全 输输加-设加下编半 锁引半 仿能半输图器-设加结结试试连硬后下载译行进命 法否配分入 菜配分行测件仿时功 ，仿后完表需仿， 菜点置设时能文波并点入入文波 选框对“在 。形矢仿时设设已保、记、线线符输入窗窗号出即标击符器入件理 择话】 令 文入理入入图理 并体层程，目的，命 择项，件 工设立步验测硬、析进器加路电原试测、引分行电半路器计法图原任验理器 理原 计计理连号门加，文加层立计半行法方理计器半 成要此，门个及两那 器原验实法法件仿计 骤计次骤入法方的组习程程流图 目目加全 号 信电 ： 室实 院 ： 器位 计 / 报报 月 班0工电 ： 实 二 ： 数位器数制进 器 设 称报报答：process(CQI) Begin If CQI(0)= 1 then if CQI(1)= 1; thenif CQI(2)= 1;then3、实验感想if CQI (3)= 1; thenCout= 1;End ifEnd process。