《集成电路版图设计5.ppt》由会员分享，可在线阅读，更多相关《集成电路版图设计5.ppt（108页珍藏版）》请在taowenge.com淘文阁网|工程机械CAD图纸|机械工程制图|CAD装配图下载|SolidWorks_CaTia_CAD_UG_PROE_设计图分享下载上搜索。
1、第一章集成电路工艺基础及版图设计,1.1引言1.2集成电路制造工艺简介1.3版图设计技术1.4电参数设计规则,集成电路的制造需要非常复杂的技术，它主要由半导体物理与器件专业负责研究。VLSI设计者可以不去深入研究，但是有必要了解芯片设计中的工艺基础知识，才能根据工艺技术的特点优化电路设计方案。对于电路和系统设计者来说，更多关注的是工艺制造的能力，而不是工艺的具体实施过程。由于SOC的出现，给IC设计者提出了更高的要求，也面临着新的挑战：设计者不仅要懂系统、电路，也要懂工艺、制造。,集成电路设计与制造的主要流程框架,集成电路的设计过程：设计创意+仿真验证,设计业,制造业,芯片制造过程,AA,集成
2、电路芯片的显微照片,1、电阻率：从电阻率上分，固体分为三大类。在室温下：金属：10E9cm制造集成电路所用的材料主要包括硅（Si）、锗（Ge）等半导体，以及砷化镓（GaAs）、铝镓砷（AlGaAs）、铟镓砷（InGaAs）等半导体的化合物，其中以硅最为常用。,1.1引言,1.IC制造基本原理,2导电能力随温度上升而迅速增加一般金属的导电能力随温度上升而下降，且变化不明显。但硅的导电能力随温度上升而增加，且变化非常明显。金属是由金属原子组成的晶格和自由电子组成的，实际参与导电的是自由电子。晶格是一直振动的，和分子的热运动相关。金属之所以有电阻是由于晶格对自由电子的定向移动的阻碍。而且由于温度越高
3、，晶格震动越强烈，所以它的阻碍效应就越明显，这是金属电阻随温度升高而变大的原因。对于半导体，它不像金属那样有很多自由电子，它的电子基本都被束缚在原子核上。所以它需要一定的温度或者光来激发，是它的电子获得足够的能量，摆脱原子核的束缚，从而成为能够参与导电的粒子。所以温度升高，能够参与导电的粒子就越多，电阻就越小。,1.1引言,1.IC制造基本原理,3半导体的导电能力随所含的微量杂质而发生显著变化一般材料纯度在99.9已认为很高了，有0.1的杂质不会影响物质的性质。而半导体材料不同，纯净的硅在室温下：21400cm如果在硅中掺入杂质磷原子，使硅的纯度仍保持为99.9999。则其电阻率变为：0.2c
4、m。因此，可利用这一性质通过掺杂质的多少来控制硅的导电能力。,1.1引言,1.IC制造基本原理,6、P型和N型半导体两种载流子：带负电荷的电子和带正电荷的空穴。纯净硅称为本征半导体。本征半导体中载流子的浓度在室温下：T300K当硅中掺入族元素P时，硅中多数载流子为电子，这种半导体称为N型半导体。施主杂质,当硅中掺入族元素B时，硅中多数载流子为空穴，这种半导体称为P型半导体。受主杂质,1.1引言,1.IC制造基本原理,2.工艺类型简介按所制造器件结构的不同，可把工艺分为双极型和MOS型两种基本类型。双极工艺制造的器件，它的导电机理是将电子和空穴这两种极性的载流子作为在有源区中运载电流的工具，这也
5、是它被称为双极工艺的原因。MOS工艺又可分为单沟道MOS工艺和CMOS工艺。单沟道MOS工艺又可分为PMOS工艺和NMOS工艺。,2.工艺类型简介根据工序的不同,可以把工艺分成三类：前工序、后工序及辅助工序。1)前工序前工序包括从晶片开始加工到中间测试之前的所有工序。前工序结束时，半导体器件的核心部分管芯就形成了。前工序中包括以下三类工艺：（1）薄膜制备工艺：包括氧化、外延、化学气相淀积、蒸发、溅射等。（2）掺杂工艺：包括离子注入和扩散。（3）图形加工技术：包括制版和光刻。,2.工艺类型简介2)后工序后工序包括从中间测试开始到器件完成的所有工序,有中间测试、划片、贴片、焊接、封装、成品测试等。
6、3)辅助工序前、后工序的内容是IC工艺流程直接涉及到的工序，为保证整个工艺流程的进行，还需要一些辅助性的工序，这些工序有：,（1）超净环境的制备：IC，特别是VLSI的生产，需要超净的环境。（2）高纯水、气的制备：IC生产中所用的水必须是去离子、去中性原子团和细菌，绝缘电阻率高达15Mcm以上的电子级纯水；所使用的各种气体也必须是高纯度的。（3）材料准备：包括制备单晶、切片、磨片、抛光等工序，制成IC生产所需要的单晶圆片。,集成电路工艺,分类：单片集成电路：硅平面工艺薄膜集成电路：薄膜技术厚膜集成电路：丝网印刷技术,单片集成电路工艺,单片集成电路工艺利用研磨、抛光、氧化、扩散、光刻、外延生长、
7、蒸发等一整套平面工艺技术，在一小块硅单晶片上同时制造晶体管、二极管、电阻和电容等元件，并且采用一定的隔离技术使各元件在电性能上互相隔离。然后在硅片表面蒸发铝层并用光刻技术刻蚀成互连图形，使元件按需要互连成完整电路，制成半导体单片集成电路。,集成电路是经过很多道工序制成的。其中最基础的工艺有：生产所需类型衬底的硅圆片工艺；确定加工区域的光刻工艺；向芯片中增加材料的氧化、淀积、扩散和离子注入工艺；去除芯片上的材料的刻蚀工艺。集成电路的制造就是由这些基础工艺的不同组合构成的。,1.2集成电路制造工艺简介,1.2.1.硅圆片工艺,晶片:只含有极少“缺陷”的单晶硅衬底圆片。,“CZ法”生长单晶硅,目前晶
8、体化的制程，大多是采柴可拉斯基(Czycrasky)拉晶法(CZ法)。将一块称为籽晶的单晶硅浸入熔融硅中，然后在旋转籽晶的同时缓慢地把其从熔融硅中拉起。结果，就形成圆柱形的大单晶棒。生长时，可在熔融硅中掺入杂质来获得期望的电阻率。,晶圆尺寸：,寸是寸是标准的寸是标准的,200mm商用直拉单晶硅,切割后、加工过电路的硅圆片,单晶硅棒(400mm),大单晶棒切成薄的圆片（wafer）,在大多数CMOS工艺中，圆片的电阻率为0.05到0.1cm，厚度约为500到1000微米。,chip,半导体产业向前发展的两大启动点:不断扩大晶圆尺寸和缩小芯片特征尺寸,12英寸晶圆所容裸芯片数是8英寸晶圆的25倍，
9、所以12英寸晶圆比8英寸晶圆节省30成本，采用12英寸晶圆的每个芯片所耗能量、水量比8英寸少40。2002年12英寸晶圆制造设备量产，2008年全球拥有85条12英寸晶圆生产线.,半导体产业向前发展的两大启动点:不断扩大晶圆尺寸和缩小芯片特征尺寸,同样使用0.13微米的制程在300mm的晶圆可以制造大约427个处理器核心，300mm直径的晶圆的面积是200mm直径晶圆的2.25倍，出产的处理器个数却是后者的2.385倍，并且300mm晶圆实际的成本并不会比200mm晶圆来得高多少，这种成倍的生产率提高显然是所有芯片生产商所喜欢的。然而，硅晶圆在晶圆生产过程中，离晶圆中心越远就越容易出现坏点。因
10、此从硅晶圆中心向外扩展，坏点数呈上升趋势，这样我们就无法随心所欲地增大晶圆尺寸。目前Intel的300mm尺寸硅晶圆厂可以做到0.065m（65纳米）的蚀刻尺寸。,1.2.2氧化工艺（Oxidation）在硅片表面生成一层二氧化硅膜,集成电路的基础工艺技术是平面技术，首先将硅表面氧化，然后根据各元器件图形在二氧化硅膜上开设窗口，通过该窗口进行定域操作。多次实施这种平面工艺，在硅片表面形成各种平面的元器件以及互连。这种技术之所以能实施的关键在于：能比较容易地获得适应这些工艺的优质的二氧化硅膜，即可以在硅表面生成非常均匀的氧化层而几乎不在晶格中产生应力。,MOS是MetalOxideSemicon
11、ductorSilicon的缩写。,1957年，人们在研究半导体材料的特性时发现二氧化硅层具有阻止杂质侵入的作用。这一发现直接导致了平面工艺技术的出现。,1.2.2氧化工艺（Oxidation）在硅片表面生成一层二氧化硅膜,1、SiO2薄膜在集成电路中的作用在集成电路的制作过程中，要对硅反复进行氧化，制备SiO2薄膜。SiO2薄膜在集成电路的制作过程中，主要有下列作用：光刻掩蔽膜(选择扩散的掩蔽层，离子注入的阻挡层)MOS管的绝缘栅材料（gateoxide)，高质量要求电路隔离介质或绝缘介质，包括多层金属间的介质电容介质材料器件表面保护或钝化膜,隔离氧化膜Fieldoxide,2.热氧化原理与
12、方法生长SiO2薄膜的方法有多种，如热氧化、阳极氧化、化学气相淀积等。其中以热氧化和化学气相淀积（CVD）最为常用。（1）热氧化：热氧化生成SiO2薄膜是将硅片放入高温（10001200C）的氧化炉内，然后通入氧气，在氧化环境中使硅表面发生氧化,生成SiO2薄膜。,热氧化示意图,根据氧化环境的不同，又可把热氧化分为干氧法和湿氧法两种。干氧法：如果氧化环境是纯氧气，这种生成SiO2薄膜的方法就称为干氧法。机理：氧气与硅表面的硅原子在高温下以Si+O2=SiO2式反应，生成SiO2薄膜。,优点：SiO2薄膜结构致密,排列均匀,重复性好，不仅掩蔽能力强,钝化效果好，而且在光刻时与光刻胶接触良好，不宜
13、浮胶。缺点：生长速度太慢。,湿氧法：如果让氧气先通过95C的去离子水，携带一部分水汽进入氧化炉，则氧化环境就是氧气加水汽，这种生成SiO2薄膜的方法就是湿氧法。机理:湿氧法由于氧化环境中有水汽存在，所以氧化过程不仅有氧气对硅的氧化作用，还有水汽对硅的氧化作用，即Si+O2=SiO2Si+2H2O=SiO2+2H2,氧化环境中含有水汽，水汽和SiO2薄膜也能发生化学反应，生成硅烷醇（Si-OH），即SiO2+H2O2（Si-OH）特点：速度快、质量差,2.热氧化原理与方法,热氧化示意图,（2）化学气相淀积(ChemicalVaporDeposition)：指使一种或数种化学气体以某种方式激活后在
14、衬底表面发生化学反应，从而在衬底表面生成所需的固体薄膜。用化学气相淀积法生成SiO2薄膜，主要是用硅烷（SiH4）与氧按SiH4+2O2SiO2+2H2O反应，或用烷氧基硅烷分解生成SiO2薄膜。,二氧化硅的化学汽相淀积：可以作为金属化时的介质层，而且还可以作为离子注入或扩散的掩蔽膜，甚至还可以将掺磷、硼或砷的氧化物用作扩散源低温CVD氧化层：低于500中等温度淀积：500800高温淀积：900左右,淀积多晶硅一般采用化学汽相淀积（LPCVD）的方法。利用化学反应在硅片上生长多晶硅薄膜。适当控制压力、温度并引入反应的蒸汽，经过足够长的时间，便可在硅表面淀积一层高纯度的多晶硅。,采用在700C的
15、高温下，使其分解：,利用多晶硅替代金属铝作为MOS器件的栅极是MOS集成电路技术的重大突破之一，它比利用金属铝作为栅极的MOS器件性能得到很大提高，而且采用多晶硅栅技术可以实现源漏区自对准离子注入，使MOS集成电路的集成度得到很大提高。,单晶硅的化学汽相淀积(外延)：一般地，将在单晶衬底上生长单晶材料的工艺叫做外延，生长有外延层的晶体片叫做外延片,氮化硅的化学汽相淀积：中等温度(780820)的LPCVD或低温(300)PECVD方法淀积,化学汽相淀积(CVD),CVD技术特点：具有淀积温度低、薄膜成分和厚度易于控制、均匀性和重复性好、台阶覆盖优良、适用范围广、设备简单等一系列优点CVD方法几
16、乎可以淀积集成电路工艺中所需要的各种薄膜，例如掺杂或不掺杂的SiO2、多晶硅、非晶硅、氮化硅、金属(钨、钼)等,（化学气相淀积的种类有常压化学气相淀积（APCVD）、低压化学气相淀积（LPCVD）、等离子体化学气相淀积（PECVD）、光致化学气相淀积（photoCVD）等几种。,APCVD反应器的结构示意图,LPCVD反应器的结构示意图,平行板型PECVD反应器的结构示意图,物理气相淀积(PVD),蒸发：在真空系统中，金属原子获得足够的能量后便可以脱离金属表面的束缚成为蒸汽原子，淀积在晶片上。按照能量来源的不同，有灯丝加热蒸发和电子束蒸发两种溅射：真空系统中充入惰性气体，在高压电场作用下，气体
17、放电形成的离子被强电场加速，轰击靶材料，使靶原子逸出并被溅射到晶片上,蒸发原理图,钝化工艺在集成电路制作好以后，为了防制外部杂质，如潮气、腐蚀性气体、灰尘侵入硅片，通常在硅片表面加上一层保护膜，称为钝化。目前，广泛采用的是氮化硅做保护膜，其加工过程是在450C以下的低温中，利用高频放电，使和气体分解，从而形成氮化硅而落在硅片上。,1.2.3掺杂工艺集成电路生产过程中要对半导体基片的一定区域掺入一定浓度的杂质元素（五价磷或三价硼），形成不同类型的半导体层，来制作各种器件，这就是掺杂工艺。掺杂工艺主要有两种：扩散和离子注入。1.扩散工艺在热运动的作用下，物质的微粒都有一种从浓度高的地方向浓度低的地
18、方运动的趋势，这就是扩散。,替位式扩散：杂质离子占据硅原子的位：、族元素一般要在很高的温度(9501280)下进行磷、硼、砷等在二氧化硅层中的扩散系数均远小于在硅中的扩散系数，可以利用氧化层作为杂质扩散的掩蔽层间隙式扩散：杂质离子位于晶格间隙：Na、K、Fe、Cu、Au等元素扩散系数要比替位式扩散大67个数量级,杂质横向扩散示意图,常用扩散方法(1)液态源扩散：使保护气体（如氮气、氩气）通过含有杂质元素的液态源，携带杂质蒸气进入高温扩散炉内的石英管中，杂质蒸气经高温热分解并与硅片表面的硅原子反应，生成杂质原子，然后以杂质原子的形式向硅片内扩散。液态源扩散具有设备简单、操作方便、重复性好等优点，
19、是生产中常采用的一种扩散方式。,常用扩散方法(2)片状源扩散：将含有杂质元素的固态扩散源作成片状，并将它与硅片间隔放置在扩散炉内进行扩散。生产中掺硼扩散时常采用的氮化硼（NB）扩散就属于片状源扩散。,氮化硼扩散示意图,(3)固固扩散：在硅片表面先生成一层含有一定量杂质的薄膜，然后在高温下使这些杂质向硅片内扩散。磷、硼、砷等杂质都可通过这种方式扩散。掺杂的薄膜可以是掺杂的氧化物、多晶硅、氮化物等，其中以掺杂氧化物最为常用。,常用扩散方法,固态源扩散：如B2O3、P2O5、BN等,(3)固固扩散：在硅片表面先生成一层含有一定量杂质的薄膜，然后在高温下使这些杂质向硅片内扩散。磷、硼、砷等杂质都可通过
20、这种方式扩散。掺杂的薄膜可以是掺杂的氧化物、多晶硅、氮化物等，其中以掺杂氧化物最为常用。(4)涂层扩散：将杂质掺到化合物溶液中，并将这种含有杂质的化合物溶液涂布在硅片表面，在保护环境下进行高温扩散。SiO2乳胶是一种常用于涂层扩散的化合物。,常用扩散方法,2.离子注入技术将杂质元素的原子离子化，使其成为带电的杂质离子，然后用电场加速这些杂质离子,使其具有很高的能量（一般为几万到几十万电子伏特），并用这些杂质离子直接轰击半导体基片。掺杂深度由注入杂质离子的能量和质量决定，掺杂浓度由注入杂质离子的数目(剂量)决定。,2.离子注入技术理论分析表明,硅片中注入的杂质离子的分布近似为对称高斯分布，杂质浓
21、度最大的地方离硅片表面有一定距离。,Rp：平均深度p：穿透深度的标准差Nmax=0.4NT/pNT：单位面积注入的离子数，即离子注入剂量,离子注入的分布有以下特点：1离子注入的分布曲线形状（Rp，p），只与离子的初始能量E0有关。并杂质浓度最大的地方不是在硅的表面，X0处，而是在XRp处。2离子注入最大值Nmax与注入剂量NT有关。而E0与NT都是可以控制的参数。因此，离子注入方法可以精确地控制掺杂区域的浓度及深度。,3、掺杂的均匀性好4、温度低：小于6005、可以注入各种各样的元素6、可以对化合物半导体进行掺杂,退火,退火：也叫热处理，集成电路工艺中所有的在不活泼气氛中进行的热处理过程都可以
22、称为退火。激活杂质：使不在晶格位置上的离子运动到晶格位置，以便具有电活性，产生自由载流子，起到杂质的作用消除损伤退火方式：炉退火快速退火：脉冲激光法、扫描电子束、连续波激光、非相干宽带频光源(如卤光灯、电弧灯、石墨加热器、红外设备等),1.2.4光刻工艺,IC由不同层次的材料组成的。每一层上的图形各不相同。在每一层上形成不同图形的过程叫光刻。版图由代表不同类型“层”的多边形组成。在IC工艺中制作每一层时，都需要用掩模版来确定在什么位置进行掺杂、腐蚀、氧化等。光刻是确定集成电路加工区域的一种手段，即在确定的面积上进行工艺加工。光刻的目的就是在二氧化硅或金属薄膜上面刻蚀出与掩模版(Mask)上完全
23、对应的几何图形，从而实现选择性掺杂、腐蚀、氧化等目的。集成电路是由多个不同的层构成的(阱、扩散/注入区、多晶硅、金属等)，每个层的加工过程(从下往上进行)，都是由一个完整的光刻工艺过程。,1.2.4光刻工艺,光刻三要素：光刻胶、掩膜版和光刻机光刻胶又叫光致抗蚀剂，它是由光敏化合物、基体树脂和有机溶剂等混合而成的胶状液体光刻胶受到特定波长光线的作用后，导致其化学结构发生变化，使光刻胶在某种特定溶液中的溶解特性改变正胶：曝光后可溶负胶：曝光后不可溶,Si-衬底,(a)硅衬底材料,1.2.4光刻工艺下面以采用负胶光刻SiO2薄膜为例对光刻过程作一个简要介绍，光刻一般包括以下步骤。,(1)涂胶(匀胶)
24、：正胶和负胶。(2)前烘：烘干光刻胶。(3)对准与曝光：使光刻胶发生光化学反应。,1.2.4光刻工艺下面以采用负胶光刻SiO2薄膜为例对光刻过程作一个简要介绍，光刻一般包括以下步骤。,(1)涂胶(匀胶)：正胶和负胶。(2)前烘：烘干光刻胶。(3)对准与曝光：使光刻胶发生光化学反应。(4)显影:未受光照的胶被显影液溶解掉（负胶），在表面形成胶的光刻窗口。(5)坚膜(后烘)：保证胶与SiO2层的粘附质量。(6)腐蚀：采用腐蚀液(湿法)或在等离子体中(干法)将无胶膜保护的SiO2层去除。(7)去胶。,集成电路的集成度主要由光刻工艺到底能形成多么精细的图形(分辨率，清晰度)，以及与其它层的图形有多高的
25、位置吻合精度(套刻精度)来决定的。因此，为提高光刻工艺的精度，除利用性能优良的光刻胶外，还需要有性能良好的曝光系统。,紫外光为光源的曝光方式:接触式曝光、接近式曝光、投影式曝光其它曝光方式:X射线曝光、电子束曝光,常见的光刻曝光方法,接触式曝光：分辨率0.5um;掩模版易损坏；容易累积缺陷；接近式曝光：硅片和掩模版之间的间隙在1025um；对于可见光，分辨率约1um；对X-ray，分辨率可以很高；投影式曝光（目前最常用的）,投影式曝光系统,WaferStepper,用光刻方法制成的微图形，只给出了电路的形貌，并不是真正的器件结构。因此需将光刻胶上的微图形转移到胶下面的各层材料上去，这个工艺叫做
26、刻蚀。通常是用光刻工艺形成的光刻胶作掩模对下层材料进行腐蚀，去掉不要的部分，保留需要的部分。刻蚀技术可分成两大类：湿法腐蚀：进行腐蚀的化学物质是溶液；干法腐蚀(一般称为刻蚀)：进行刻蚀的化学物质是气体。,1.2.5刻蚀工艺（Etching)去除无保护层的表面材料的工艺,刻蚀工艺湿法刻蚀,湿法刻蚀：利用液态化学试剂或溶液通过化学反应进行刻蚀的方法，用在线条较大的IC(3mm)；优点：选择性好；重复性好；生产效率高；设备简单；成本低；缺点：钻蚀严重；对图形的控制性差；广泛应用在半导体工艺中：磨片、抛光、清洗、腐蚀；,刻蚀工艺干法刻蚀,干法刻蚀：主要指利用低压放电产生的等离子体中的离子或游离基(处于
27、激发态的分子、原子及各种原子基团等)与材料发生化学反应或通过轰击等物理作用而达到刻蚀的目的。优点：各项异性好，可以高保真的转移光刻图形；,集成电路制造主要工艺,图形转换：光刻：接触光刻、接近光刻、投影光刻、电子束光刻、X射线光刻刻蚀：干法刻蚀、湿法刻蚀掺杂：离子注入扩散制膜：氧化：干氧氧化、湿氧氧化等CVD：APCVD、LPCVD、PECVDPVD：蒸发、溅射,1.3版图设计技术,1.3.1硅栅MOS工艺简介硅除了以单晶的形式存在外，还以多晶的形式存在，称为多晶硅。多晶硅从小的局部区域去看，原子结构排列整齐;但从整体上看却并不整齐。,硅栅工艺也叫自对准工艺，它有利于减小栅源和栅漏之间的覆盖电容
28、。有源区是制作MOS晶体管的区域。硅栅工艺是先做栅极再做源、漏区，这是硅栅工艺和铝栅工艺的根本区别。由于先做好硅栅再做源漏区掺杂，栅极下方受多晶硅栅保护不会被掺杂，因此在硅栅两侧自然形成高掺杂的源、漏区，实现了源栅漏的自对准。,硅栅NMOS管剖面图,如图是硅栅NMOS管的剖面结构，多晶硅栅极的下面是很薄的一层SiO2，称为栅氧，两边较厚的SiO2层称为场氧化层，主要起隔离作用。,NMOS管的简化结构,(a)场氧化、光刻有源区；,下面就以硅栅NMOS为例，简要介绍硅栅MOS管制造的基本工序。,（）对P型硅片进行氮化，生成较薄的一层Si3N4，然后进行光刻，刻出有源区后进行场氧化。Si3N4抗腐蚀
29、能力强，高温时抗氧化。能抵抗冷热冲击，在空气中加热到1000以上，急剧冷却再急剧加热，也不会碎裂。用来制造轴承、气轮机叶片、机械密封环、永久性模具等机械构件。氮化硅作掩膜可在硅衬底上没有掩膜的其他地方选择生长氧化硅膜,这种氧化硅膜既能阻止各种形式的氧化且其本身又很难被氧化在微电子学中，场区是指一种很厚的氧化层，位于芯片上不做晶体管、电极接触的区域，可以起到隔离晶体管的作用。有源区和场区是互补的，晶体管做在有源区处，金属和多晶硅连线多做在场区上。CMOS工艺中的场区（即晶体管以外的区域）需要较厚的氧化层，目的是提高场开启电压，使其高于工作电压，形成良好的隔离；同时减小金属层或多晶硅与硅衬底之间的
30、寄生电容。但仅靠增加场氧的厚度仍不能满足对场开启的要求（即满足场在器件正常工作时不可能开启的要求），还要对场区进行注入，增加场区的掺杂浓度，阻止沟道的生成，进一步提高开启电压。,N+注入,（）对P型硅片进行氮化，生成较薄的一层Si3N4，然后进行光刻，刻出有源区后进行场氧化。（2）进行氧化（栅氧化），在暴露的硅表面生成一层严格控制的薄SiO2层。（3）淀积多晶硅，刻蚀多晶硅以形成栅极及互连线图形。,（4）将磷或砷离子注入，多晶硅成为离子注入的掩膜（自对准），形成了MOS管的源区和漏区；同时多晶硅也被掺杂，减小了多晶硅的电阻率。,栅氧化；,淀积多晶硅、刻多晶硅,淀积SiO2,刻接触孔,（5）淀积
31、SiO2，将整个结构用SiO2覆盖起来，刻出与源区和漏区相连的接触孔。（6）把铝或其它金属蒸上去，刻出电极及互连线。,蒸铝、刻铝电极和互连,氧化硅层生长在没有氧化硅阻挡层的区域上,由于氧化剂能够通过衬底sio2层横向扩散,将会史氧化反应从氮化硅薄摸的边缘横向扩散,在氮化硅的边缘到其内部生成逐渐变薄的sio2层该部分的形状和鸟的嘴部类似,通常叫鸟嘴.,1.3.2P阱CMOS工艺简介P阱CMOS工艺通常是在中度掺杂的N型硅衬底上首先作出P阱，在P阱中做N管，在N型衬底上做P管，工艺过程的主要步骤如图所示。,反相器,掩膜1：P阱光刻具体步骤如下：1生长二氧化硅：,2P阱光刻：涂胶、掩膜对准、曝光、显
32、影、刻蚀3去胶4掺杂：掺入B元素,掩膜2：光刻有源区,掩膜3：光刻多晶硅,掩膜4：P+区光刻1、P+区光刻2、离子注入B+，栅区有多晶硅做掩蔽，称为硅栅自对准工艺。3、去胶,掩膜5：N+区光刻1、N+区光刻2、离子注入P+3、去胶,掩膜6：光刻接触孔,掩膜7：光刻铝引线1、淀积铝2、光刻铝,简化：右边一列画出的是左边各主要步骤用到的掩膜版图的俯视图，左边画出的是各步骤器件的剖面图，剖面图的上面还画出了掩膜版的侧视图，掩膜版侧视图空心的地方表示对应于下面器件剖面图该处是透光的（空的）。,掩膜版1：用来规定P阱的形状、大小及位置。掩膜版2：用于确定薄氧化层。掩膜版3：用来刻蚀多晶硅，形成多晶硅栅极
33、及多晶硅互连线。,掩膜版4：确定需要进行离子注入形成P+的区域。掩膜版5：用来确定需要进行掺杂的N+区域，它实际上是P+掩膜版的负版，即凡不是P+的区域都进行N+掺杂，包括NMOS管的栅区、源区和漏区,掺杂之后在硅片表面覆盖一层SiO2。掩膜版6：确定接触孔，将这些位置处的SiO2刻蚀掉。掩膜版7：用于刻蚀金属电极和金属连线。,反向器版图及结构剖面图,1.3.3双阱工艺及SOICOMS工艺简介双阱工艺通常是在N+或P+衬底上外延生长一层厚度及掺杂浓度可精确控制的高纯度硅层（外延层），在外延层中做双阱（N阱和P阱），N阱中做P管，P阱中做N管。双阱工艺的工艺流程除了阱的形成这一步要做双阱以外，其
34、余步骤与P阱工艺类似。,工艺比较示意图(a)P阱工艺；(b)N阱工艺；,工艺比较示意图(c)SOICMOS工艺,绝缘体上硅（SOI）的基本思想是在绝缘衬底上的薄硅膜中做半导体器件。例如在蓝宝石上外延硅（SOS），在薄的硅层上用不同的掺杂方法分别形成N型器件和P型器件。,SOI有许多优点：寄生电容小，速度更快；不存在阱，集成度更高；由于是绝缘衬底，因而无闩锁效应，无衬偏调制效应，不存在场反型问题；抗辐照能力强；可实现三维集成电路；制造工序简单。SOI被誉为是21世纪的集成电路技术。,2-3版图设计技术,1、内容：设计规则规定了掩膜版各层几何图形宽度、间隔、重叠及层与层之间的距离等的最小容许值。2
35、、设计规则的作用：是设计和生产之间的一个桥梁;是一定的工艺水平下电路的性能和成品率的最好的折中。,3、设计规则描述：微米设计规则：以微米为单位直接描述版图的最小允许尺寸。设计规则：以为基准的，最小允许尺寸均表示为的整数倍。近似等于将图形移到硅表面上可能出现的最大偏差；如限制最小线宽为2，窄了线条就可能断开，可以随着工艺的改进线性缩小，这就使设计变得更加灵活。,典型CMOS工艺层图,2-电参数设计规则,2.4.1电阻值的估算薄层电阻（方块电阻）引入意义：通过方块电阻的概念就把版图几何尺寸和工艺纵向参数分开了,2.非矩形电阻的计算,3、沟道电阻MOS管的伏安特性通常是非线性的，为了估算它的性能，用
36、“沟道电阻”来近似它的行为:R=k(L/W)k=1/C0(VGS-VT)对于N沟和P沟MOS管，k的值一般在1000030000。是载流子的表面迁移率。和VT是温度的函数,所以，沟道电阻、开关时间和功耗都随温度而变化。一般温度每增加10，沟道电阻大约增加25%。,2.4.MOS电容集成电路器件结构中导电层以绝缘介质隔离就形成了电容。MOS集成电路中寄生电容主要包括MOS管的寄生电容以及由金属、多晶硅和扩散区连线形成的连线电容。1、MOS电容特性MOS结构电容的特性，与栅极上所加电压紧密相关，这是因为半导体的表面状态随栅极电压的变化可处于积累层、耗尽层、反型层三种状态。,、积累层对P型衬底材料上
37、的N型MOS器件，当Vg0时，栅极上的负电荷吸引衬底中的空穴趋向硅的表面，形成积累层。这时，MOS器件的结构就象平行平板电容器，栅极和高浓度空穴积累层分别是平板电容器的两个极板。C0=(0 x0/t0 x)/A式中0是真空介电常数，0 x是SiO2的相对介电常数，其值是3.9，t0 x是SiO2层的厚度，A是栅极的面积。,、耗尽层当0VgVT，这时P型衬底中的电子（少载流子）被吸引到表面，形成反型层，实际上就是N型导电沟道。在低频时，栅极电容又变为C0。但是，反型层中的载流子（电子）不能跟随栅电压的高频变化，所以，高频时的栅极电容仍然是最大耗尽状态下的栅极电容。Cgb=C0（频率低于100HZ
38、）Cgb=C0Cdep/CdepC0+Cdep（高频）,MOS器件电容（a）寄生电容示意图(b)寄生电容电路符号示意图Cgs、Cgd栅极对沟道的集总电容，分别集中在沟道的源区端和漏区端。Csb、Cdb分别为源区和漏区对衬底的电容。Cgb栅极对衬底的电容,2、MOS器件的电容Mos器件中完整的寄生电容如图,MOS器件栅极电容由三部分组成：Cg=Cgs+C0gd+CgbMOS管的栅极电容在三个工作区的特性:截止区（VgsVds）Cgb为常数。但此时导电沟道已经形成，Cgs和Cgd就必须加以考虑，其值可用下式估算Cgs=Cgd=A(0 x0/2t0 x)饱和区（Vgs-VTVds）Cgd=0Cgs=
39、2A(0 x0/3t0 x),例：设计一个MOS电容：t0 x=100nm；0*0 x=3.46*10-11F/m所以单位面积电容0*0 x/t0 x=3046*10-4PF/m2如果获得c=34.6PF，则A=105PF/m2。相当于25个晶体管面积（A=4*103m2）,3、扩散区电容扩散电容基本结构与模型,（a）扩散电容基本结构,（b）扩散电容模型,3、扩散区电容扩散电容估算Cd=Cja(ab)+Cjp(2a+2b)Cja是扩散区底部每平方微米的扩散电容；Cjp是扩散区侧壁每微米周长的扩散电容；a和b分别为扩散区的长和宽；,4、连线电容金属，多晶硅扩散区常被用作互连线，他们之间都回形成电容采用简单的平行板电容器模型可粗落估计这些电容大小：C（/t）A介质的绝对介电常数t介质的厚度A互连线的面积平行板电容模型忽略了边缘效应，要提高精度，要用更为复杂的模型。,