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1、Four short words sum up what has lifted most successful individuals above the crowd: a little bit more.-author-date计算机系统结构课后答案.计算机系统结构课后答案.第1章 计算机系统结构的基本概念1.1 解释下列术语Amdahl 定律:当对一个系统中的某个部件进行改进后,所能获得的整个系统性能的提高,受限于该部件的执行时间占总执行时间的百分比。程序的局部性原理:程序执行时所访问的存储器地址不是随机分布的,而是相对地簇聚。包括时间局部性和空间局部性。CPI :每条指令执行的平均时钟周
2、期数。1.2 试用实例说明计算机系统结构、计算机组成与计算机实现之间的相互关系。答:如在设计主存系统时,确定主存容量、编址方式、寻址范围等属于计算机系统结构。确定主存周期、逻辑上是否采用并行主存、逻辑设计等属于计算机组成。选择存储芯片类型、微组装技术、线路设计等属于计算机实现。计算机组成是计算机系统结构的逻辑实现。计算机实现是计算机组成的物理实现。一种体系结构可以有多种组成。一种组成可以有多种实现。1.3 计算机系统结构的Flynn 分类法是按什么来分类的?共分为哪几类?答:Flynn 分类法是按照指令流和数据流的多倍性进行分类。把计算机系统的结构分为: (1 单指令流单数据流SISD (2
3、单指令流多数据流SIMD (3 多指令流单数据流MISD(4 多指令流多数据流MIMD1.9 假设某应用程序中有4类操作,通过改进,各操作获得不同的性能提高。具体数据如下表所示:操作类型 程序中的数量 (百万条指令改进前的执行时间(周期改进后的执行时间(周期操作1 10 2 1 操作2 30 20 15 操作3 35 10 3 操作41541(1改进后,各类操作的加速比分别是多少?(2各类操作单独改进后,程序获得的加速比分别是多少? (34类操作均改进后,整个程序的加速比是多少? 解:根据Amdahl 定律SeFe Fe S n +-=1(1可得操作类型 各类操作的指令条数在程序中所占的比例F
4、 i各类操作的加速比S i各类操作单独改进后,程序获得的加速比操作1 11.1% 2 1.06 操作2 33.3% 1.33 1.09 操作3 38.9% 3.33 1.37 操作416.7%41.144类操作均改进后,整个程序的加速比:2.161(1+-=ii i n S F F S第2章 指令集结构的分类2.1 解释下列术语CISC :复杂指令集计算机 RISC :精简指令集计算机寻址方式:指令系统中如何形成所要访问的数据的地址。一般来说,寻址方式可以指明指令中的操作数是一个常数、一个寄存器操作数或者是一个存储器操作数。数据表示:硬件结构能够识别、指令系统可以直接调用的那些数据结构。2.2
5、指令集应满足哪几个基本要求?答:对指令集的基本要求是:完整性、规整性、高效率和兼容性。完整性是指在一个有限可用的存储空间内,对于任何可解的问题,编制计算程序时,指令集所提供的指令足够使用。规整性主要包括对称性和均匀性。对称性是指所有与指令集有关的存储单元的使用、操作码的设置等都是对称的。均匀性是指对于各种不同的操作数类型、字长、操作种类和数据存储单元,指令的设置都要同等对待。高效率是指指令的执行速度快、使用频度高。2.3指令中表示操作数类型的方法有哪几种?答:操作数类型有两种表示方法:(1操作数的类型由操作码的编码指定,这是最常见的一种方法;(2数据可以附上由硬件解释的标记,由这些标记指定操作
6、数的类型,从而选择适当的运算。2.4通常有哪几种指令格式,请简述其适用范围。答:(1 变长编码格式。如果系统结构设计者感兴趣的是程序的目标代码大小,而不是性能,就可以采用变长编码格式。(2固定长度编码格式。如果感兴趣的是性能,而不是程序的目标代码大小,则可以选择固定长度编码格式。 (3 混合型编码格式。需要兼顾降低目标代码长度和降低译码复杂度时,可以采用混合型编码格式。第3章流水线技术3.1解释下列术语流水线:将一个重复的时序过程,分解成为若干个子过程,而每一个子过程都可有效地在其专用功能段上与其它子过程同时执行。数据相关:考虑两条指令i和j,i在j的前面,如果下述条件之一成立,则称指令j与指
7、令i数据相关:(1指令j使用指令i产生的结果;(2指令j与指令k数据相关,而指令k又与指令i数据相关。名相关:如果两条指令使用了相同的名,但是它们之间并没有数据流动,则称这两条指令存在名相关。控制相关:是指由分支指令引起的相关。它需要根据分支指令的执行结果来确定后面该执行哪个分支上的指令。结构冲突:因硬件资源满足不了指令重叠执行的要求而发生的冲突。数据冲突:当指令在流水线中重叠执行时,因需要用到前面指令的执行结果而发生的冲突。控制冲突:流水线遇到分支指令或其它会改变PC值的指令所引起的冲突。3.3 简述先行控制的基本思想。答:先行控制技术是把缓冲技术和预处理技术相结合。缓冲技术是在工作速度不固
8、定的两个功能部件之间设置缓冲器,用以平滑它们的工作。预处理技术是指预取指令、对指令进行加工以及预取操作数等。采用先行控制方式的处理机内部设置多个缓冲站,用于平滑主存、指令分析部件、运算器三者之间的工作。这样不仅使它们都能独立地工作,充分忙碌而不用相互等待,而且使指令分析部件和运算器分别能快速地取得指令和操作数,大幅度地提高指令的执行速度和部件的效率。这些缓冲站都按先进先出的方式工作,而且都是由一组若干个能快速访问的存储单元和相关的控制逻辑组成。采用先行控制技术可以实现多条指令的重叠解释执行。3.5 简述流水线技术的特点。答:流水技术有以下特点:(1流水线把一个处理过程分解为若干个子过程,每个子
9、过程由一个专门的功能部件来实现。因此,流水线实际上是把一个大的处理功能部件分解为多个独立的功能部件,并依靠它们的并行工作来提高吞吐率。(2流水线中各段的时间应尽可能相等,否则将引起流水线堵塞和断流。(3流水线每一个功能部件的前面都要有一个缓冲寄存器,称为流水寄存器。(4流水技术适合于大量重复的时序过程,只有在输入端不断地提供任务,才能充分发挥流水线的效率。(5流水线需要有通过时间和排空时间。在这两个时间段中,流水线都不是满负荷工作。3.6 解决流水线瓶颈问题有哪两种常用方法?答:细分瓶颈段与重复设置瓶颈段3.11 可采用哪些方法来提高向量处理机的性能?答:可采用多种方法:(1设置多个功能部件,
10、使它们并行工作;(2采用链接技术,加快一串向量指令的执行;(3 采用循环开采技术,加快循环的处理; (4 采用多处理机系统,进一步提高性能。3.14 有一条静态多功能流水线由5段组成,加法用1、3、4、5段,乘法用1、2、5段,第3段的时间为2t ,其余各段的时间均为t ,而且流水线的输出可以直接返回输入端或 暂存于相应的流水寄存器中。现要在该流水线上计算 ,画出其时空图,并计算其吞吐率、加速比和效率。解:首先,应选择适合于流水线工作的算法。对于本题,应先计算A 1+B 1、A 2+B 2、A 3+B 3和A 4+B 4;再计算(A 1+B 1 (A 2+B 2和(A 3+B 3 (A 4+B
11、 4;然后求总的结果。其次,画出完成该计算的时空图,如图所示,图中阴影部分表示该段在工作。由图可见,它在18个t 时间中,给出了7个结果。所以吞吐率为:tTP =817如果不用流水线,由于一次求积需3t ,一次求和需5t ,则产生上述7个结果共需(45+33t =29t 。所以加速比为:该流水线的效率可由阴影区的面积和5个段总时空区的面积的比值求得:3.15 动态多功能流水线由6个功能段组成,如下图:1234 5乘法加法tt2ttt(41i i i B A +=S1 S2 S3 S4 S5 乘法加法S6时间段 12 3 4 5 0 1 2 3 4 5 6 7 8 9 10 11 12 13 1
12、4 15 16 输入A 1B 1 A 2 B 2 A 3 B 3 A 4 B 4ABCDA BC DA B A BC D A B C DA =A 1+B 1 B =A 2+B 2C =A 3+B 3D =A 4+B 4C D17 1861.18192=tt S 223.01853354=+=E其中,S1、S4、S5、S6组成乘法流水线,S1、S2、S3、S6组成加法流水线,各个功能段时间均为50ns ,假设该流水线的输出结果可以直接返回输入端,而且设置有足够的缓冲寄存器,若以最快的方式用该流水计算:=51i i i iz y x(1画出时空图;(2计算实际的吞吐率、加速比和效率。 解:机器一共
13、要做10次乘法,4次加法。 3.17 假设各种分支指令数占所有指令数的百分比如下:条件分支 20%(其中的60%是分支成功的跳转和调用5%现有一条段数为4的流水线,无条件分支在第二个时钟周期结束时就被解析出来,而条件分支要到第三个时钟周期结束时才能够被解析出来。第一个流水段是完全独立于指令类型的,即所有类型的指令都必须经过第一个流水段的处理。请问在没有任何控制相关的情况下,该流水线相对于存在上述控制相关情况下的加速比是多少?解:没有控制相关时流水线的平均CPI =1 存在控制相关时:由于无条件分支在第二个时钟周期结束时就被解析出来,而条件分支 要到第3个时钟周期结束时才能被解析出来。所以:(1
14、若使用排空流水线的策略,则对于条件分支,有两个额外的stall ,对无条件分支,有一个额外的stall:CPI = 1+20%*2+5%*1 = 1.45加速比S=CPI/1 = 1.45(2 若使用预测分支成功策略,则对于不成功的条件分支,有两个额外的stall ,对无条件分支和成功的条件分支,有一个额外的stall 1:CPI = 1+20%*(60%*1+40%*2 +5%*1 = 1.33 加速比S=CPI/1 = 1.33(3若使用预测分支失败策略,则对于成功的条件分支,有两个额外的stall ;对无条件分支,有一个额外的stall ;对不成功的条件分支,其目标地址已经由PC 值给出
15、,不必等待,所以无延迟:CPI = 1+20%*(60%*2 + 40%*0 +5%*1 = 1.29加速比S=CPI/1 = 1.293.19 某向量处理机有16个向量寄存器,其中V 0V 5中分别放有向量A 、B 、C 、D 、E 、F ,向量长度均为8,向量各元素均为浮点数;处理部件采用两条单功能流水线,加法功能部件时间为2拍,乘法功能部件时间为3拍。采用类似于CARY -1的链接技术,先计算(A+B *C ,在流水线不停流的情况下,接着计算(D+E *F 。(1 求此链接流水线的通过时间?(设寄存器入、出各需1拍 (2 假如每拍时间为50ns ,完成这些计算并把结果存进相应寄存器,此处
16、理部件的实际吞吐率为多少MFLOPS ?解:(1我们在这里假设A +B 的中间结果放在V6中,(A +B C 地最后结果放在V7中,D +E 地中间结果放在V8中,(D +E F 的最后结果放在V9中。具体实现参考下图:V0AV1BV3D V4E V5F V6V7V2CV9V8向量加向量乘通过时间应该为前者(A +B C 通过的时间:T 通过= (1+2+1+(1+3+1 =9(拍(2在做完(A +B C 之后,作(C +D E 就不需要通过时间了。V6A +BV7V 6C V8D +EV9V 8F第4章 指令级并行4.1解释下列术语指令级并行:简称ILP 。是指指令之间存在的一种并行性,利用
17、它,计算机可以并行执行两条或两条以上的指令。 指令调度:通过在编译时让编译器重新组织指令顺序或通过硬件在执行时调整指令顺序来消除冲突。指令的动态调度:是指在保持数据流和异常行为的情况下,通过硬件对指令执行顺序进行重新安排,以提高流水线的利用率且减少停顿现象。是由硬件在程序实际运行时实施的。指令的静态调度:是指依靠编译器对代码进行静态调度,以减少相关和冲突。它不是在程序执行的过程中、而是在编译期间进行代码调度和优化的。保留站:在采用Tomasulo 算法的MIPS 处理器浮点部件中,在运算部件的入口设置的用来保存一条已经流出并等待到本功能部件执行的指令(相关信息。 CDB :公共数据总线。动态分
18、支预测技术:是用硬件动态地进行分支处理的方法。在程序运行时,根据分支指令过去的表现来预测其将来的行为。如果分支行为发生了变化,预测结果也跟着改变。BHT :分支历史表。用来记录相关分支指令最近一次或几次的执行情况是成功还是失败,并据此进行预测。分支目标缓冲:是一种动态分支预测技术。将执行过的成功分支指令的地址以及预测的分支目标地址记录在一张硬件表中。在每次取指令的同时,用该指令的地址与表中所有项目的相应字段进行比较,以便尽早知道分支是否成功,尽早知道分支目标地址,达到减少分支开销的目的。前瞻执行:解决控制相关的方法,它对分支指令的结果进行猜测,然后按这个猜测结果继续取指、流出和执行后续的指令。
19、只是指令执行的结果不是写回到寄存器或存储器,而是放到一个称为ROB 的缓冲器中。等到相应的指令得到“确认”(即确实是应该执行的后,才将结果写入寄存器或存储器。 ROB :ReOrder Buffer 。前瞻执行缓冲器。S26.67MFLOP T32TP 1200(ns24818T T =+=(拍-+(通过超标量：一种多指令流出技术。它在每个时钟周期流出的指令条数不固定，依代码的具体情况而定，但有个上限。 超流水：在一个时钟周期内分时流出多条指令。 超长指令字：一种多指令流出技术。VLIW 处理机在每个时钟周期流出的指令条数是固定的，这些指令构成一条长 指令或者一个指令包，在这个指令包中，指令之
20、间的并行性是通过指令显式地表示出来的。 4.5 假设分支目标缓冲的命中率为 90%，程序中无条件转移指令的比例为 5%，没有无条件转移指令的程序 CPI 值为 1。 假设分支目标缓冲中包含分支目标指令， 允许无条件转移指令进入分支目标缓冲， 则程序的 CPI 值为多少？ 解：设每条无条件转移指令的延迟为 x，则有： 15%x1.1 x2 当分支目标缓冲命中时，无条件转移指令的延迟为 0。 所以 程序的 CPI 1 2 5% (1 90% 1.01 第 5 章 存储层次 5.1 解释下列术语 全相联映象：主存中的任一块可以被放置到 Cache 中任意一个地方。 直接映象：主存中的每一块只能被放置
21、到 Cache 中唯一的一个地方。 组相联映象：主存中的每一块可以放置到 Cache 中唯一的一组中任何一个地方（Cache 分成若干组，每组由若干块 构成） 。 写直达法：在执行写操作时，不仅把信息写入 Cache 中相应的块，而且也写入下一级存储器中相应的块。 写回法：只把信息写入 Cache 中相应块，该块只有被替换时，才被写回主存。 5.2 简述“Cache主存”层次与“主存辅存”层次的区别。 答： 存储层次 比较项目 目的 存储管理的实现 访问速度的比值 （第一级比第二级） 典型的块（页）大小 CPU 对第二级的访问方式 不命中时 CPU 是否切换 “Cache主存”层次 为了弥补主
22、存速度的不足 全部由专用硬件实现 几比一 几十个字节 可直接访问 不切换 “主存辅存”层次 为了弥补主存容量的不足 主要由软件实现 几万比一 几百到几千个字节 均通过第一级 切换到其它进程 5.3 降低 Cache 失效率有哪几种方法？简述其基本思想。 答：常用的降低 Cache 失效率的方法有下面几种： （1） 增加 Cache 块大小。增加块大小利用了程序的空间局部性。 （2） 增加 Cache 的容量。 （3） 提高相联度，降低冲突失效。 （4） 伪相联 Cache，降低冲突失效。当对伪相联 Cache 进行访问时，首先是按与直接映象相同的方式进行访 问。如果命中，则从相应的块中取出所访
23、问的数据，送给 CPU，访问结束。如果不命中，就将索引字段的最高位取 反，然后按照新索引去寻找“伪相联组”中的对应块。如果这一块的标识匹配，则称发生了“伪命中”。否则，就访问 下一级存储器。 （5） 硬件预取技术。在处理器提出访问请求前预取指令和数据。 （6） 由编译器控制的预取，硬件预取的替代方法，在编译时加入预取的指令，在数据被用到之前发出预取请 求。 （7） 编译器优化，通过对软件的优化来降低失效率。 （8） “牺牲”Cache。在 Cache 和其下一级存储器的数据通路之间增设一个全相联的小 Cache，存放因冲突而 被替换出去的那些块。每当发生不命中时，在访问下一级存储器之前，先检查
24、“牺牲”Cache 中是否含有所需的块。 如果有，就将该块与 Cache 中某个块做交换，把所需的块从“牺牲”Cache 调入 Cache。 5.7 在“Cache主存”层次中，主存的更新算法有哪两种？它们各有什么特点？ 答： （1）写直达法。易于实现，而且下一级存储器中的数据总是最新的。 （2）写回法。速度快， “写”操作能以 Cache 存储器的速度进行。而且对于同一单元的多个写最后只需一次写 回下一级存储器，有些“写”只到达 Cache，不到达主存，因而所使用的存储器频带较低。 5.13 在伪相联中，假设在直接映象位置没有发现匹配，而在另一个位置才找到数据（伪命中）时，不对这两个 位置的
25、数据进行交换。这时只需要 1 个额外的周期。假设失效开销为 50 个时钟周期，2KB 直接映象 Cache 的失效 率为 9.8%，2 路组相联的失效率为 7.6%；128KB 直接映象 Cache 的失效率为 1.0%，2 路组相联的失效率为 0.7%。 （1）推导出平均访存时间的公式。 （2）利用（1）中得到的公式，对于 2KBCache 和 128KBCache，计算伪相联的平均访存时间。 解： 不管作了何种改进，失效开销相同。不管是否交换内容，在同一“伪相联”组中的两块都是用同一个索引得到 的，因此失效率相同，即：失效率伪相联失效率 2 路。 伪相联 cache 的命中时间等于直接映象
26、 cache 的命中时间加上伪相联查找过程中的命中时间*该命中所需的额外 开销。 命中时间伪相联命中时间 1 路伪命中率伪相联1 交换或不交换内容，伪相联的命中率都是由于在第一次失效时，将地址取反，再在第二次查找带来的。 因此 伪命中率伪相联命中率 2 路命中率 1 路（1失效率 2 路）（1失效率 1 路） 失效率 1 路失效率 2 路。交换内容需要增加伪相联的额外开销。 平均访存时间伪相联命中时间 1 路（失效率 1 路失效率 2 路）1 失效率 2 路失效开销 1 路 将题设中的数据带入计算，得到： 平均访存时间2Kb=1+(0.098-0.076*1+(0.076 *50 =4.822
27、 平均访存时间 128Kb=1+(0.010-0.007*1+(0.007 *50 =1.353 显然是 128KB 的伪相联 Cache 要快一些。 第 6 章输入输出系统 6.1 解释以下术语 响应时间：从用户键入命令开始，到得到结果所花的时间。 可靠性：指系统从某个初始参考点开始一直连续提供服务的能力，它通常用平均无故障时间来衡量。 可用性：指系统正常工作的时间在连续两次正常服务间隔时间中所占的比率。 可信性：指服务的质量，即在多大程度上可以合理地认为服务是可靠的。 RAID：廉价磁盘冗余阵列或独立磁盘冗余阵列。 分离事务总线：将总线事务分成请求和应答两部分。在请求和应答之间的空闲时间内
28、，总线可以供给其它的 I/O 使 用。采用这种技术的总线称为分离事务总线。 通道：专门负责整个计算机系统输入/输出工作的专用处理机，能执行有限的一组输入输出指令。 通道流量：指一个通道在数据传送期间，单位时间内能够传送的数据量。 虚拟 DMA：它允许 DMA 设备直接使用虚拟地址，并在 DMA 传送的过程中由硬件将虚拟地址转换为物理地址。 异步 I/O：允许进程在发出 I/O 请求后继续执行，直到该进程真正访问这些数据而它们又尚未就绪时，才被挂起。 6.2 假设一台计算机的 I/O 处理时间占 10%，当其 CPU 性能改进为原来的 100 倍，而 I/O 性能仅改进为原来的 2 倍时，系统总
29、体性能会有什么样的变化？ 解： 加速比 = 1 = 16.94 10%/2+ 90%/100 6.10 在有 Cache 的计算机系统中，进行 I/O 操作时，会产生哪些数据不一致问题？如何克服？ 答： （1）存储器中可能不是 CPU 产生的最新数据 ，所以 I/O 系统从存储器中取出来的是陈旧数据。 （2）I/O 系统与存储器交换数据之后，在 Cache 中，被 CPU 使用的可能就会是陈旧数据。 第一个问题可以用写直达 Cache 解决。 第二个问题操作系统可以保证 I/O 操作的数据不在 cache 中。如果不能，就作废 Cache 中相应的数据。 第 7 章 互连网络 7.1 解释以下
30、术语 线路交换：在线路交换中，源结点和目的结点之间的物理通路在整个数据传送期间一直保持连接。 互连网络：一种由开关元件按照一定的拓扑结构和控制方式构成的网络，用来实现计算机系统中结点之间的相互连 接。在拓扑上，互连网络是输入结点到输出结点之间的一组互连或映象。 对称网络：从任意结点来看，网络的结构都是相同的。 7.2 试比较可用于动态互连的总线、交叉开关和多级互连网络的硬件复杂度和带宽。 答：总线互连的复杂性最低，成本也是最低。其缺点是每台处理机可用的带宽较窄。 交叉开关是最昂贵的，因为其硬件复杂性以 n2 上升，所以其成本最高。但是交叉开关的带宽和寻径性能最好。 当网络的规模较小时，它是一种
31、理想的选择。 多级互连网络的复杂度和带宽介于总线和交叉开关之间，是一种折中方案。其主要优点是采用模块化结构，可 扩展性较好。不过，其时延随网络级数的增加而上升。另外，由于其硬件复杂度比总线高很多，其成本也不低。 第 8 章 多处理机 8.1 解释以下术语 集中式共享多处理机：也称为对称式共享存储器多处理 SMP。它一般由几十个处理器构成，各处理器共享一个集中 式的物理存储器，这个主存相对于各处理器的关系是对称的， 多 Cache 一致性：多处理机中，当共享数据进入 Cache，就可能出现多个处理器的 Cache 中都有同一存储器块的副 本，要保证多个副本数据是一致的。 监听协议：每个 Cach
32、e 除了包含物理存储器中块的数据拷贝之外，也保存着各个块的共享状态信息。Cache 通常连 在共享存储器的总线上，各个 Cache 控制器通过监听总线来判断它们是否有总线上请求的数据块。 8.3 什么是多处理机的一致性？给出解决一致性的监听协议和目录协议的工作原理。 答： （1） 对多个处理器维护一致性的协议称为 Cache 一致性协议。 （2）目录协议的工作原理：采用一个集中的数据结构目录。对于存储器中的每一个可以调入 Cache 的数 据块，在目录中设置一条目录项，用于记录该块的状态以及哪些 Cache 中有副本等相关信息。目录协议根据该项目 中的信息以及当前要进行的访问操作，依次对相应的
33、 Cache 发送控制消息，并完成对目录项信息的修改。此外，还 要向请求处理器发送响应信息。 （3）监听协议的工作原理：每个 Cache 除了包含物理存储器中块的数据拷贝之外，也保存着各个块的共享状 态信息。Cache 通常连在共享存储器的总线上，当某个 Cache 需要访问存储器时，它会把请求放到总线上广播出去， 其他各个 Cache 控制器通过监听总线来判断它们是否有总线上请求的数据块。如果有，就进行相应的操作。 第 9 章 机群 9.1 解释下列术语 机群：是一种价格低廉、易于构建、可扩放性极强的并行计算机系统。它由多台同构或异构的独立计算机通过 高性能网络或局域网互连在一起，协同完成特
34、定的并行计算任务。从用户的角度来看，机群就是一个单一、集中的 计算资源。 9.2 机群系统有什么特点？ 答： （1）系统开发周期短。由于机群系统大多采用商品化的 PC 机、工作站作为结点，并通过商用网络连接在 一起，系统开发的重点在于通信子系统和并行编程环境上，这大大节省了研制时间。 （2）可靠性高。机群中的每个结点都是独立的 PC 机或工作站，某个结点的失效并不会影响其它结点的正常工 作，而且它的任务还可以传递给其它结点完成，从而有效地避免由于单结点失效引起的系统可靠性降低的问题。 （3）可扩放性强。机群的计算能力随着结点数量的增加而增大。这主要是得益于机群结构的灵活性，由于结 点之间以松耦合方式连接，机群的结点数量可以增加到成百上千。另外，机群系统的硬件容易扩充和替换，可以灵 活配置。 （4）性能价格比高。由于生产批量小，传统并行计算机系统的价格均比较昂贵，往往要几百万到上千万美元。 而机群的结点和网络都是商品化的计算机产品， 能够大批量生产， 成本相对较低， 因而机群系统的性能价格比更好。 与相同性能的传统并行计算机系统相比，机群的价格要低 12 个数量级。 （5） 用户编程方便。机群系统中，程序的并行化只是在原有的 C、C+或 Fortran 串行程序中插入相应的通信 原语，对原有串行程序的改动有限。用户仍然使用熟悉的编程环境，无需适用新的环境。 -