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1、精品文档，仅供学习与交流，如有侵权请联系网站删除一 填空题（每空1分，共20分）1. 计算机的主机是由A._、B._、C._等部件组成。2. 计算机软件一般分为A._和B._两大类。3. 八位二进制补码所能表示的十进制整数范围是A._至B._，前者的二进制补码表示为C._，后者的二进制补码表示为D._。4. 半导体SRAM靠A._存储信息，半导体DRAM靠B._存储信息。5. 如形式地址为D，则直接寻址方式中，操作数的有效地址为A._；间接寻址方式中，操作数的有效地址为B._；相对寻址方式中，指令的有效地址为 C._。6. 中央处理器（CPU）的四个主要功能是：A._、B._、C._、D._。
2、7. 衡量总线性能的重要指标是A._,它定义为总线本身所能达到的最高B._.二 选择题（每题1分，共20分）1. 在下列机器数_中，零的表示形式是唯一的。A原码 B补码 C反码 D原码和反码2. 下列数中最小的数是_。A（101001）2 B（52）8 C（133）5 D（30）163. 在定点二进制运算器中，减法运算一般通过_来实现。A原码运算的二进制减法器 B补码运算的二进制减法器C补码运算的十进制加法器 D补码运算的二进制加法器4. 若浮点数的阶码和尾数都用补码表示，则判断运算结果是否为规格化数的方法是_。A阶符与数符相同为规格化数 B阶符与数符相异为规格化数C数符与尾数小数点后第一位数
3、字相异为规格化数D数符与尾数小数点后第一位数字相同为规格化数5. 假定下列字符码中有奇偶校验位，但没有数据错误，采用偶校验的字符码是_。A11001011 B11010110 C11000001 D110010016. 和外存储器相比，内存储器的特点是_。A容量大、速度快、成本低 B容量大、速度慢、成本高C容量小、速度快、成本高 D容量小、速度快、成本低7. 闪速存储器被称为_。A光盘 B硬盘 C固态盘 D软盘8. 采用虚拟存储器的目的是_。A提高主存储器的存取速度B扩大主存储器的存储空间，并能进行自动管理和调度C提高外存储器的存取速度 D扩大外存储器的存储空间9. 相联存储器是指按_进行寻址
4、的存储器。A地址指定方式 B堆栈存取方式C内容指定方式 D地址指定方式与堆栈存取方式结合10. 指令系统中采用不同寻址方式的目的主要是_。A. 实现存储程序和程序控制 B缩短指令长度、扩大寻址空间、提高编程灵活性C可以直接访问外存 D提供扩展操作码的可能并降低指令 译码难度11. 单地址指令中为了完成两个数的算术运算，除地址码指明的一个操作数外，另一个数常需采用_。A. 堆栈寻址方式 B. 立即寻址方式 C.隐含寻址方式 D. 间接寻址方式12. 用于对某个寄存器中操作数的寻址方式称为_寻址。A. 直接 B. 间接 C. 寄存器直接 D. 寄存器间接13. 中央处理器（CPU）是指_。A运算器
5、 B控制器 C运算器、控制器和cache D运算器、控制器和主存储器14. 在CPU中跟踪指令后继地址的寄存器是_。A主存地址寄存器 B程序计数器C指令寄存器 D状态条件寄存器15. 在集中式总线仲裁中，_方式响应时间最快。A链式查询 B.计数器定时查询 C。独立请求 D。以上三种相同16. PCI总线的基本传输机制是_。A串行传输 B并行传输 CDMA式传输 D猝发式传输17. 中断向量地址是_。A子程序入口地址 B中断服务子程序入口地址C中断服务子程序出口地址 D中断返回地址18. CD-ROM是_型光盘。A一次 B重写 C只读 19. SCSI接口以菊花链形式最多可连接_台设备。A7台
6、B8台 C6台 D10台20. CRT的分辨率额为10241024，颜色深度为8位，则刷新存储器的存储容量是_。A2MB B1MB C8MB D1024B三 计算题（每题10分，共20分） 1已知 X=+15,Y=-13，输入数据用补码表示，用带求补级的补码阵列乘法器计算XY=? 并用十进制数乘法验证。 2某总线在一个总线周期中并行传送4B的数据，假设一个总线周期等于一个总线时钟周期，总线时钟频率为33MHz，求总线带宽是多少？四 简答题（每题5分，共20分）1DRAM存储器为什么要刷新？2什么叫指令？什么叫指令系统？3. CPU中有哪些主要寄存器？简述这些寄存器的功能。4. 中断处理过程包括
7、哪些操作步骤？五 应用题（每题10分，共20分） 1. A、B、C是采用中断方式交换信息的与主机连接的三台设备，它们的中断响应的先后次序为ABCCPU，若使中断处理的次序为BCACPU，则它们的中断屏蔽码应如何设置？若CPU在运行主程序时，A、B、C三台设备同时发出中断请求，请画出CPU执行程序的轨迹。（屏蔽码中，“0”表示允许中断，“1”表示屏蔽中断）。2. 用8K8位的ROM芯片和8K8位的RAM芯片组成一个32K8位的存储器，其中RAM地址占24K（地址为2000H7FFFH），ROM地址占8K（地址为0000H1FFFH）。RAM芯片有两个输入端：当CS有效时，该片选中，当WR=1时，
8、执行读操作；当WR=0时，执行写操作。ROM芯片只有一个控制输入端片选CS。要求画出此存储器组成结构图。（包括与CPU的连接）。一 填空题1. A.运算器 B.主存储器 C.控制器2. A.系统程序 B.应用程序3. A.+127 B.-128 C.01111111 D.100000004. A.触发器 B.电容5. A.D B.(D) C.(PC)+D6. A.指令控制 B.操作控制 C.时间控制 D.数据加工7. A.总线带宽 B.传输速率二 选择题1. B 2. C 3. D 4. C 5. D 6. C 7. C 8. B 9. C 10. B 11. C 12. C 13. C 14
9、. B 15. C 16. D 17. B 18. C 19. B 20. B三 计算题1解：设最高位为符号位，输入数据用补码表示为：X补=01111，Y补=10011乘积符号位单独运算：X0Y0=01=1算前求补器输出：X=1111 Y=1101 1 1 1 1 1 1 0 1 1 1 1 1 0 0 0 0 1 1 1 1 + 1 1 1 1 1 1 0 0 0 0 1 1算后求补器输出为00111101，加上乘积符号位1，最后得补码乘积值为XY补=100111101利用补码与真值的换算公式，补码二进制数的真值是 XY=-128+125+124+123+122+120=(-195)10十进
10、制数乘法验证：XY=15(-13)=-1952. 解：设总线带宽用Dr表示，总线时钟周期用T=1/f表示，一个总线周期传送的数据量用D表示，根据总线带宽定义，有： Dr=D/F=Df=4B33106/s=132MB/s四 简答题1解：DRAM存储元是通过栅极电容存储电荷来暂存信息。由于存储的信息电荷终究是有泄漏的，电荷数又不能像SRAM存储元那样由电源经负载管来补充，时间一长，信息就会丢失。为此必须设法由外界按一定规律给栅极充电，按需要补给栅极电容的信息电荷，此过程叫“刷新”。2解：指令是计算机执行某种操作的命令，也就是常说的机器指令。一台机器中所有机器指令的集合，称这台计算机的指令系统。3解
11、：CPU有以下寄存器：（1） 指令寄存器（IR）：用来保存当前正在执行的一条指令。（2） 程序计数器（PC）：用来确定下一条指令的地址。（3） 地址寄存器（AR）：用来保存当前CPU所访问的内存单元的地址。（4） 缓冲寄存器（DR）：作为CPU和内存、外部设备之间信息传送的中转站。补偿CPU和内存、外围设备之间在操作速度上的差别。 在单累加器结构的运算器中，缓冲寄存器还可兼作为操作数寄存器。（5） 通用寄存器（AC）：当运算器的算术逻辑单元（ALU）执行全部算术和逻辑运算时，为ALU提供一个工作区。（6） 状态条件寄存器：保存由算术指令和逻辑指令运行或测试的结果建立的各种条 件码内容。除此之外
12、，还保存中断和系统工作状态等信息，以便使CPU和系统能及时了解机器运行状态和程序运行状态。4解：中断处理过程如下：(1) 设备提出中断请求(2) 当一条指令执行结束时CPU响应中断(3) CPU设置“中断屏蔽”标志，不再响应其它中断请求(4) 保存程序断点（PC）(5) 硬件识别中断源（转移到中断服务子程序入口地址）(6) 用软件方法保存CPU现场(7) 为设备服务(8) 恢复CPU现场(9) “中断屏蔽”标志复位，以便接收其它设备中断请求(10) 返回主程序五 应用题中央仲裁器IR2IM2IR0IM0IM1IR11解：（1）假设中断控制器采用独立请求方式进行仲裁，根据优先次序，B、C、A三台
13、设备与CPU连接示意图如C20.1所示。其中IM为“中断屏蔽”标志，IR为“中断请求”标志。中断处理次序为BCACPU,应设“中断屏蔽”标志IM2IM1IM0=000，其中设备B优先级最高，设备C优先级次之。三台设备组成三级中断系统。设备B 2级设备C 1级 图C20.1设备A 0级 （2）三台设备同时发生中断请求时CPU执行程序的轨迹如图C20.2所示。 设备A中断 设备C中断 设备B中断 服务程序 服务程序 服务程序主程序 图C20.22. 解：存储器地址空间分布如图C20.3所示0000 ROM芯片容量为8K8位，只需一片即满足设计要求。该芯片地址线共14位（214=8K），即A13-A0,数据线8位，即D7-D0.1FFF RAM芯片容量为8K8位，需3片才满足设计要求。该芯片地址线也是A13-A0,数据线8位：D7-D0.存储器总容量为32K，CPU需提供15条地址线A15A14A13A0，其中A13-A0 作为片内地址线，A15A14 通过2：4译码器产生4个片信号CS。7FFF 图C20.3 存储器与CPU的连接图如图C20.4所示：【精品文档】第 4 页