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1、中国矿业大学20122013 学年第一 学期 数字系统设计基础试卷（ A）卷考试时间： 100 分钟考试方式：闭卷学院 _班级 _姓名_学号 _ 题号一二三四总分得分一、选择题（ 20 分，每题 2 分）1. 不完整的IF 语句，其综合结果可实现：_ A. 三态控制电路B. 条件相或的逻辑电路C. 双向控制电路D. 时序逻辑电路2关于进程语句说法错误 的是 _ A. PROCESS 为一无限循环语句(执行状态、等待状态) B. PROCESS 中的顺序语句具有明显的顺序/并行运行双重性C. 进程必须由敏感信号的变化来启动D. 变量是多个进程间的通信线3、对于 VHDL 以下几种说法错误的是_
2、A. VHDL 程序中的实体部分是对元件和外部电路之间的接口进行的描述，可以看成是定义元件的引脚B. 一个完整的VHDL 程序总是由库说明部分、实体和结构体等三部分构成C. VHDL 程序中是区分大小写的D. 结构体描述元件内部结构和逻辑功能4.一个设计实体（电路模块）包括实体与结构体两部分，实体描述_。A. 实体与结构体之间的连接关系；B. 器件的内部功能；C. 实体使用的库文件；D. 器件外部可见特性如端口的数目、方向等5. 组合逻辑电路中的毛刺信号是由于_引起的。A. 电路中存在延迟B.电路不是最简C. 电路有多个输出D.电路中使用不同的门电路6. 下列关于临界路径说法正确的是_ A.
3、临界路径与系统的工作速度无关B. 临界路径减小有助于缩小电路规模C. 临界路径减小有助于降低功耗D. 临界路径是从系统输入到输出的各条路径中信号通过时间最长的那条路径7. 关于 FPGA 和 CPLD 的区别说法正确的是_ A. CPLD 更适合完成各种算法和组合逻辑，FPGA 更适合于完成时序逻辑名师资料总结 - - -精品资料欢迎下载 - - - - - - - - - - - - - - - - - - 名师精心整理 - - - - - - - 第 1 页，共 3 页 - - - - - - - - - B. FPGA 的连续式布线结构决定了它的时序延迟是均匀的和可预测的，而CPLD 的
4、分段式布线结构决定了其延迟的不可预测性C. 在编程上CPLD 比 FPGA 具有更大的灵活性D. CPLD 的集成度比FPGA 高,具有更复杂的布线结构和逻辑实现。8ENTITY counter IS PORT( Clk : IN STD_LOGIC; Q : BUFFER STD_LOGIC_VECTOR(2 DOWNTO 0); END _; A. counter23 B. counter C. work D. entity 9. 下列关于并行和顺序语句的说法中，错误 的是 _ A. 顺序语句的书写过程与执行过程基本一致B. IF 语句属于顺序语句C. 块语句属于顺序语句D. 并行语句中的
5、各语句之间可有信息往来，也可以互相独立、互不相关10. 基于 EDA 软件的 CPLD/FPGA 设计流程，以下流程哪个是正确的_ A. 原理图 /HDL 文本输入 适配 综合 时序仿真 编程下载 功能仿真 硬件测试B. 原理图 /HDL 文本输入 功能仿真 综合 时序仿真 编程下载 适配 硬件测试C. 原理图 /HDL 文本输入 功能仿真 综合 适配 时序仿真 编程下载 硬件测试D. 原理图 /HDL 文本输入 适配 时序仿真 编程下载 功能仿真 综合 硬件测试二、简答题 (36 分) 1、简述面向FPGA 的开发流程（ 6 分）2、FPGA 器件为什么会产生延迟？仿真的作用？（ 6 分）3
6、、分别写出三种顺序语句和并行语句？（6 分）4、变量与信号使用时有何区别？（6 分）5、状态机的基本结构和每一部分的作用。（6 分）6、请阐述重载函数的定义以及重载函数的调用方法。（6 分）三、程序填空（10 分）下面程序是转换函数CONV_INTEGER （）完成的 3-8 译码器的设计程序，试将5 处程序补充完整。；USE IEEE.STD_LOGIC_1164.ALL; USE IEEE.STD_LOGIC_UNSIGNED.ALL; ENTITY decoder3to8 IS PORT ( input: IN STD_LOGIC_VECTOR ( DOWNTO 0); output:
7、OUT STD_LOGIC_VECTOR ( 7 DOWNTO 0); END decoder3to8; 名师资料总结 - - -精品资料欢迎下载 - - - - - - - - - - - - - - - - - - 名师精心整理 - - - - - - - 第 2 页，共 3 页 - - - - - - - - - ARCHITECTURE behave OF decoder3to8 IS BEGIN PROCESS ( ) BEGIN END PROCESS; END behave; 四、程序题（ 34 分）1.请编写程序。 （ 10 分）程序要求：用VHDL 设计一家用告警系统的控制逻
8、辑，系统如图1 所示，告警系统有来自传感器的三个输入信号smoke、door、water 和准备传输到告警设备的三个输出触发信号fire_alarm 、burg_alarm、 water_alarm 以及使能信号en 和 alarm_en（使能信号均为低电平有效） 。图 1 家用告警系统的控制逻辑电路图2.试编写一个过程实现一位半加器功能，过程名为halfadder，输入为 INA 、INB，输出为 SO和 CO，并将此过程在WORK 库的 example 程序包中实现。(12 分) 3.VHDL 状态机：试利用枚举类型设计一个状态机traffic_light ，用灯的颜色代表相应的状态名。该
9、状态机共有3 个状态 （green，yellow ，red） ，状态转换顺序green-yellow-red-green ，循环显示。 该状态机由两个进程描述，第一个计算下一个状态逻辑，第二个锁存下一个状态到当前状态。请给出结构体程序（12 分） 。library IEEE; use IEEE.std_logic_1164.all; ENTITY traffic_light IS PORT (clock :in std_logic; red_light, green_light, yellow_light:out std_logic); END traffic_light; 名师资料总结 - - -精品资料欢迎下载 - - - - - - - - - - - - - - - - - - 名师精心整理 - - - - - - - 第 3 页，共 3 页 - - - - - - - - -