《2022年2022年集成电路中低介电常数介质发展概述 .pdf》由会员分享，可在线阅读，更多相关《2022年2022年集成电路中低介电常数介质发展概述 .pdf（8页珍藏版）》请在taowenge.com淘文阁网|工程机械CAD图纸|机械工程制图|CAD装配图下载|SolidWorks_CaTia_CAD_UG_PROE_设计图分享下载上搜索。
1、超大规模集成电路中低介电常数介质研究进展集成电路发展，从1947 年肖克利和他的两助手布拉顿、巴丁在贝尔实验室发明的世界上第一个晶体管算起，到今天也有 60多年的时间了， 其间各种创新，层出不穷。集成电路技术发展的过去很多年一直遵循摩尔定律，而随着期间尺寸的缩小，摩尔定律也受到一定限制，因此，后摩尔定律就相应的被提出来。然而器件尺寸是否会一直缩小， 能否缩小到超过原子之间的限度，以及如果可能缩小到超过原子限度之后所带来的一些列串扰等问题，都需要我们进一步去探索。 不管遵循怎样的规则，目的都是为了缩小器件尺寸，减小功耗，增加集成度等，来进一步提升器件及电路本身性能。可以预见，未来超大规模集成电路
2、技术将会依赖于三个关键技术： 1精细加工（13nmEUV 曝光、X 射线曝光与分辨率增强技术） ；2互连线（ 0.13 特征尺寸之后的铜互连与低K 介质的可靠性）；3新型器件结构和材料体系（金属栅氧化层高K 材料、 CMOS 层间低 K 材料、 SOI 材料和应变 Si） 。其中互连线技术中之所以会注重低K 材料，因为低 K 材料在解决互连线中的 RC 延迟问题占有重要地位。我们都知道摩尔定律指的是集成电路的集成度每3 年提高约 4 倍， 而特征尺寸缩小约 1/2。当特征尺寸减小到0.18um时，伴随金属连线截面和间距的减小，互联结构中的电阻和电容迅速增大，由此引起的互连延迟将超过电路的本征延
3、迟，将成为制约集成电路性能的主要瓶颈。在以往的集成电路中， 一直都是使用铝或铝合金与二氧化硅的互连技术，因为SiO2具有极好的热稳定性和抗湿性，是金属互连线间的主要绝缘材料， 而金属铝则是则是芯片中电路互连导线的主要材料。但是随着集成电路技术的进步，具有高速度、高器件密度、低功耗及低成本的芯片越来越成为超大规模集成电路的主要产品。此时，芯片中的导线密度不断增加，导线宽度和间距不断减小，互连中的电阻R 和电容 C 所产生的寄生效应越来越明显，因此， 以铝或铝合金与二氧化硅的互连技术已经面临很大的挑战。尤其是当器件尺寸缩小到0.25um以后，克服阻容迟滞（ RC Delay）而引起的信号传播延迟、
4、 线间干扰及功率耗散等， 成为集成电路工艺技术发展不可回避的课题。金属铜 (Cu)的电阻率为（ 1.7u cm） ，比金属铝的电阻率（ 3.0ucm）低约 40%，因而，铜线替代传统的铝线就成为集成电路工艺的发展方向。如今，因为大马士革及双大马士革工艺的出现，铜线工艺已经成为集成电路工艺的重要领名师资料总结 - - -精品资料欢迎下载 - - - - - - - - - - - - - - - - - - 名师精心整理 - - - - - - - 第 1 页，共 8 页 - - - - - - - - - 域。与此同时，低K 材料代替传统的二氧化硅，也就成为集成电路工艺的又一必然选择。 因此，
5、低电阻率的铜与低介电常数介质相结合的新型互连结构，就成为未来集成电路工艺技术发展的主流。其中，低K 材料是这种新型互连结构的基础，成为超大规模集成电路和系统级集成电路开发中比不可少的关键材料。国内外一些专家相继指出， 低介电常数互连介质的研究已经成为发展高速、低功耗和多功能集成电路需要解决的瓶颈。一理论分析下面从理论的角度解释为什么低K 材料可改进互连延迟问题。首先由图示来表明互连线之间的电阻，如图1 所示图 1 金属互连线间电阻示意图从图 1 的简单金属互连线示意图可以求出互连线间的电阻，一些参数也已经标出。下面给出互连线间寄生电容的简单示意图，由图 2 可以看出各互连线间的线间电容和互连线
6、的线层间电容。这里我们只考虑相邻互连线间的电容，而忽略布线间距比较远的金属线。L: 互连长度T: 金属高度W: 金属宽度 =金属间距r: 金属电阻率LW T W r TWLR名师资料总结 - - -精品资料欢迎下载 - - - - - - - - - - - - - - - - - - 名师精心整理 - - - - - - - 第 2 页，共 8 页 - - - - - - - - - 图 2 金属互连线间电容从图 2 中可以看到，我们只考虑最近邻的布线之间所带来的电容，而相邻比较远的之间布线电容，我们可以忽略不计，因此，总的电容由下述公式描述从总电容可以看出，低K 材料显然可以使电容减小。R
7、C 互连延迟： (Al) = 3.0 u cm (Cu) = 1.7 u cm k(oxide) = 4.0 k(low-k) = 2.7 k(air gap) = 1.0图 3 说明随着器件尺寸缩小， 不同电阻率的金属和不同介电常数的介电材料对栅极延迟和 RC 延迟的影响T W W T T Cv Cv Cl Cl cross-section of inter-connect system top metal layer bottom metal layer Interconnect layer T: 电介质厚度（ =金属高度）平行板电容dAkC0A: 极板面积d: 板间距离k: 电介质常数e
8、0: 真空介电常数线间电容WTLkCl0TWLkCv0层间电容)11(2)(2220TWWTLkCCCvl)11(22220TWLkdelayRC名师资料总结 - - -精品资料欢迎下载 - - - - - - - - - - - - - - - - - - 名师精心整理 - - - - - - - 第 3 页，共 8 页 - - - - - - - - - 图 3 栅极延迟 vs RC 延迟二低介电常数材料的特点及分类低 K 材料大体可以分为无机和有机聚合物两种。目前的研究认为，降低材料的介电常数主要有两种方法， 其一是降低材料自身的极性， 包括降低材料中电子极化率， 离子极化率以及分子极化
9、率。在分子性降低的研究中， 人们发现单位体积中的分子密度对降低材料的介电常数起着重要作用。下式为分子极性与介电常数的 Debye方程：201233redrNukT式中，r材料的介电常数，0为真空介电常数，e，d分别为电子极化和分子形变极化， N 为分子密度。可见，材料分子密度的降低有助于介电常数的降低。关于降低材料密度的方法，其一是采用化学气相淀积法（CVD）的方法在生长二氧化硅的过程中引入甲基 （CH3） ，从而形成松散的 SiOCH 薄膜，也称 CDO（碳掺杂的氧化硅）。其二是采用旋压方法将有机聚合物作为绝缘体材料用于集成电路工艺。 这种方法兼顾了形成低极性网络和高空隙密度两大特点，因而其
10、介名师资料总结 - - -精品资料欢迎下载 - - - - - - - - - - - - - - - - - - 名师精心整理 - - - - - - - 第 4 页，共 8 页 - - - - - - - - - 电常数可以降到 2.6 以下。但致命缺点是机械强度差，热稳定也有待提高。针对降低材料自身极性的方法，目前在0.18um 技术工艺中广泛采用在二氧化硅中掺氟元素形成FSG （氟掺杂的氧化硅） 来降低材料的介电常数。 氟是具有强负电性的元素， 当掺杂到二氧化硅中后， 可以降低材料中电子与离子极化，从而使材料的介电常数降低。 为进一步降低材料的介电常数， 人们在二氧化硅中引入碳（ C）
11、元素：即利用形成SiC 及 CC 键所联成的低极性网络来降低材料的介电常数。3一些常见的低介电常数介质图标 1 总结了研究较多的一些低介电常数介质极其制备方法表 1 一些常见的低介电常数介质介质名称介电常数制备方法F-SiO2(FSG) 3.2-4.0 CVD SiCOF 2.5-2.7 PECVD SiOC(SiCOH) 2.3-2.8 PECVD Hydrogenated 2.6-3.3 PECVD BN 3.7-6.0 CVD a-CN 2.4-3.6 PVD a-C:F 2.0-2.6 PECVD SiLK 2.7 Spin-on Polyimide 3.1-3.4 Spin-on F
12、-Polyimide 2.6-2.9 Spin-on Parylene-N 2.7 CVD Parylene-F 2.4-2.5 CVD Methylsilazane 2.7 Spin-on FLARE 2.4-2.7 Spin-on OSG 2.6-2.9 Spin-on HSQ 2.9-3.2 Spin-on MSQ 2.5-3.0 Spin-on 名师资料总结 - - -精品资料欢迎下载 - - - - - - - - - - - - - - - - - - 名师精心整理 - - - - - - - 第 5 页，共 8 页 - - - - - - - - - 含 F 氧化硅 (SiOF
13、或 FSG)薄膜是国际上研究最多的一种低介电常数介质。其介电常数在 3.2-4.0 之间变化，与掺F 有关。 F 的掺入改变了氧化硅的结构，减少了电子极化， 从而降低了介电常数。 这种薄膜保留了很多二氧化硅的优异性能，并且原料便宜，制备工艺与现有集成电路工艺兼容较好，目前已在一些0.18um 的工艺中应用。然而，这种材料的介电常数降低有限，而且在掺F 较高时易吸湿而导致性能劣化，因而只是一种短期应用的低介电常数介质。用等离子体化学气相淀积(PECVD)方法制备的硅碳氧氟 (SiCOF)薄膜是一种性能优异的低介电常数介质。 控制薄膜组分及工艺条件可使其介电常数在2.5 左右。由于碳的作用，进一步
14、降低了材料的介电常数，并且生成了憎水基因。因而该薄膜性能稳定，不吸湿，漏电流小，击穿强度高。更重要的是该薄膜制备工艺能与现有的集成电路工艺有很好的兼容性。同时，该薄膜制备原料广泛， 可以由工业上的常用原料正硅酸乙酯(TEOS)和八氟环丁烷 (C4F8)制备。从工艺和性能角度综合考虑， SiCOF 薄膜是一种很有前景的低介电常数介质。与SiCOF 薄膜结构类似的 SiOC 也是一种性能良好的低介电常数介质。有报道称，用PECVD 法制备的该薄膜，介电常数在2.8 左右。 SiOC 薄膜也是一种在中短期内非常有应用前景的低介电常数介质。甲基硅氧烷 (MSQ)和氢化硅氧烷 (HSQ)也是研究较多的低
15、介电常数介质，它们的介电常数通常在2.5-2.9 之间。这两种介质则要用旋涂(Spin-on)工艺制备。有机薄膜介电常数通常比较低， 因而成为研究的焦点。 研究的较多的有聚对二甲苯、Teflon、聚奈、 SiLK、FLARE 以及一些含氟聚合物如氟化聚亚氨、氟化聚对二甲苯等。 然而由于聚合物的玻璃化温度通常较低，从而增加了它们在实际应用中的困难 . 非晶氟碳薄膜也是一种研究的非常多的低介电常数介质。它兼有无机和有机的某些性质和结构，如良好的热稳定性和介电性能，介电常数为2.2 左右。并且制备方面，可以由等离子体化学气相淀积方法制备。还有一些多孔介质如气凝胶、干凝胶、多孔 Teflon 等超低常
16、数介质，这些材料的介电常数通常都在2.0 以下，甚至低到 1.1.但由于含有较多的气孔，机械性能往往不是很好，难以在集成电路工艺中应用。名师资料总结 - - -精品资料欢迎下载 - - - - - - - - - - - - - - - - - - 名师精心整理 - - - - - - - 第 6 页，共 8 页 - - - - - - - - - 4低介电常数的性能要求SiO2的介电常数在 3.9-4.3 之间，制备方法不同而有些变化。低介电常数介质材料是相对于 SiO2来说的，这些材料的介电常数必须低于SiO2的介电常数。除了介电常数的考虑以外， 为了能够在集成电路工艺中应用，还必须考虑以
17、下性能。通常包含以下几个方面： （一）材料的化学和物理性能，如化学成键结构和组成、残余应力、密度、热处理时的收缩性、对水的吸附性、刻蚀速率、杂质、台阶覆盖率以及平整性； （二）热学性能，如热稳定性、如处理循环过程中热应力的变化等； （三）电学性质，即漏电流、击穿强度、相对介电常数和介电损耗。表 2 列出了对低介电常数材料性能的一般要求，其中材料的介电常数是首先考虑的因素，即材料的介电常数要足够低表 2 低介电常数介质材料的性能要求电性能化学性质机械性能热性质低介电常数抗化学腐蚀性厚度均匀高热稳定性低介电损耗良好的刻蚀选择性好的粘附性低热膨胀系数低漏电流低吸湿性低应力低热收缩性高电场强度低气体渗
18、透性高硬度高热导率高可靠性不与金属发生反应低收缩性低热失重保存期限长高张力模量不污染环境虽然目前研究的低介电常数种类很多，但是还没有找到一个性能及工艺两方面都很满意的介质。这也是为什么为除了SiOF 之外，其他低介电常数介质都还不能在集成电路工艺上应用的原因。为了满足集成电路工业化生产的需求，低介电常数介质的制备工艺， 应与现代集成电路工艺相匹配。或者在不对现有的设备和工艺流程进行昂贵修改的前提下， 制备出性能优异的超低介电常数介质。 另外，要求制备来源广泛，价格便宜。在性能要求上，除了介电常数尽可能低之外，其他性能也必须给予考虑。还要指标是高的击穿电场和低的漏电流等要求。名师资料总结 - -
19、 -精品资料欢迎下载 - - - - - - - - - - - - - - - - - - 名师精心整理 - - - - - - - 第 7 页，共 8 页 - - - - - - - - - 5展望如果将来能够找到电阻率比铜更低且价格便宜适合作为互连线的金属，也不失为一种期望。不过，随着光学技术的发展，用光来做互连线也未尝不可。如果将来光学研究的非常深入， 以至于可以作为集成电路的互连线，用光子来传递信息和接触布线，那么，就可以解决现在困扰集成电路发展的一系列难题，RC 延迟问题将会得带极大改善甚至不存在延迟问题，器件尺寸缩小到超过原子之间的限度也许会成为可能。名师资料总结 - - -精品资料欢迎下载 - - - - - - - - - - - - - - - - - - 名师精心整理 - - - - - - - 第 8 页，共 8 页 - - - - - - - - -