《2022年DDR的基础知 .pdf》由会员分享，可在线阅读，更多相关《2022年DDR的基础知 .pdf（4页珍藏版）》请在taowenge.com淘文阁网|工程机械CAD图纸|机械工程制图|CAD装配图下载|SolidWorks_CaTia_CAD_UG_PROE_设计图分享下载上搜索。
1、DDR 的基础知识1. 电源 DDR的电源可以分为三类：主电源 VDD 和 VDDQ ，主电源的要求是VDDQ=VDD，VDDQ是给 IO buffer供电的电源， VDD 是给但是一般的使用中都是把VDDQ和 VDD 合成一个电源使用。有的芯片还有VDDL ，是给 DLL 供电的，也和VDD 使用同一电源即可。电源设计时，需要考虑电压，电流是否满足要求，电源的上电顺序和电源的上电时间，单调性等。电源电压的要求一般在5% 以内。电流需要根据使用的不同芯片，及芯片个数等进行计算。由于DDR 的电流一般都比较大，所以 PCB 设计时，如果有一个完整的电源平面铺到管脚上，是最理想的状态，并且在电源入
2、口加大电容储能，每个管脚上加一个100nF10nF的小电容滤波。参考电源Vref ，参考电源Vref 要求跟随VDDQ ，并且 Vref=VDDQ/2，所以可以使用电源芯片提供，也可以采用电阻分压的方式得到。由于Vref 一般电流较小，在几个mA 几十 mA 的数量级，所以用电阻分压的方式，即节约成本，又能在布局上比较灵活，放置的离Vref管脚比较近，紧密的跟随 VDDQ电压，所以建议使用此种方式。需要注意分压用的电阻在10010K均可，需要使用 1%精度的电阻。 Vref参考电压的每个管脚上需要加10nF 的点容滤波， 并且每个分压电阻上也并联一个电容较好。用于匹配的电压VTT(Tracki
3、ngTermination Voltage) 名师资料总结 - - -精品资料欢迎下载 - - - - - - - - - - - - - - - - - - 名师精心整理 - - - - - - - 第 1 页，共 4 页 - - - - - - - - - VTT为匹配电阻上拉到的电源，VTT=VDDQ/2。DDR 的设计中，根据拓扑结构的不同，有的设计使用不到VTT ，如控制器带的DDR 器件比较少的情况下。如果使用VTT ，则 VTT 的电流要求是比较大的，所以需要走线使用铜皮铺过去。并且VTT 要求电源即可以吸电流，又可以灌电流才可以。一般情况下可以使用专门为DDR 设计的产生VTT
4、 的电源芯片来满足要求。而且，每个拉到VTT 的电阻旁一般放一个10Nf100nF的电容，整个VTT 电路上需要有uF 级大电容进行储能。一般情况下，DDR 的数据线都是一驱一的拓扑结构，且DDR2和 DDR3 内部都有ODT 做匹配，所以不需要拉到VTT 做匹配即可得到较好的信号质量。而地址和控制信号线如果是多负载的情况下，会有一驱多，并且内部没有ODT ，其拓扑结构为走T 点的结构，所以常常需要使用 VTT 进行信号质量的匹配控制。 2. 时钟 DDR的时钟为差分走线，一般使用终端并联100 欧姆的匹配方式，差分走线差分对控制阻抗为 100ohm，单端线50ohm。需要注意的是，差分线也可
5、以使用串联匹配，使用串联匹配的好处是可以控制差分信号的上升沿缓度，对EMI 可能会有一定的作用。 3. 数据和 DQS DQS信号相当于数据信号的参考时钟，它在走线时需要保持和CLK 信号保持等长。DQS 在DDR2 以下为单端信号，DDR2可作为差分信号，也可做单端，做单端时需要将DQS- 接地，而DDR3 为差分信号，需要走线100ohm差分线。由于内部有ODT ，所以 DQS 不需要终端并联100ohm电阻。每8bit数据信号对应一组DQS 信号。 DQS信号在走线时需要与同组的DQS 信号保持等长，控制单端50ohm的阻抗。在写数据时,DQ 和 DQS 的中间对齐，在读数据时，DQ 和
6、 DQS 的边沿对齐。 DQ 信号多为一驱一，并且DDR2 和 DDR3 有内部的ODT 匹配，所以一般在进行串联匹配就可以了。名师资料总结 - - -精品资料欢迎下载 - - - - - - - - - - - - - - - - - - 名师精心整理 - - - - - - - 第 2 页，共 4 页 - - - - - - - - - 4. 地址和控制地址和控制信号速度没有DQ 的速度快，以时钟的上升沿为依据采样，所以需要与时钟走线保持等长。但如果使用多片DDR 时，地址和控制信号为一驱多的关系，需要注意匹配方式是否适合。5. PCB 布局注意事项PCB 布局时，需要把DDR 颗粒尽量靠
7、近DDR 控制器放置。每个电源管脚需要放置一个滤波电容， 整个电源上需要有10uF 以上大电容放在电源入口的位置上。电源最好使用独立的层铺到管脚上去。串联匹配的电阻最好放在源端，如果是双向信号，那么要统一放在同一端。如果是一驱多的DDR 匹配结构， VTT 上拉电阻需要放在最远端，注意芯片的排布需要平衡。下图是几种 DDR 的拓扑结构，首先，一驱二的情况下分为树状结构，菊花链和Fly-by结构， Fly-by是一种 STUB 很小的菊花链结构。DDR2 和 DDR3 走菊花链结构都是比较适合的。走树状结构可以把两片芯片贴在PCB 的正反两面，对贴减小分叉的长度。一驱多的DDR 拓扑结构比较复杂
8、，需要仔细进行仿真。6. PCB 布线注意事项PCB 布线时，单端走线走50ohm ，差分走线走100ohm阻抗。注意控制差分线等长10mil以内，同组走线根据速度的要求也有不同，一般为50mil 。控制和地址线及DQS 线和时钟等长，DQ 数据线和同组的DQS 线等长。注意时钟及DQS 和其他的信号要分开3W 以上距离。组间信号也要拉开至少3W 宽的距离。同一组信号最好在同一层布线。尽量减少过孔的数目。 7. EMI问题 DDR由于其速度快，访问频繁，所以在许多设计中需要考虑其对外的干扰性，在设计时需要注意一下几点名师资料总结 - - -精品资料欢迎下载 - - - - - - - - -
9、- - - - - - - - - 名师精心整理 - - - - - - - 第 3 页，共 4 页 - - - - - - - - - 原理有性能指标要求的，易受干扰的电路模块和信号，如模拟信号， 射频信号， 时钟信号等，防止 DDR 对其干扰，影响指标。 DDR的电源和不要与其他易受干扰的电源模块使用同一电源，如必须使用同一电源，要注意使用电感、磁珠或电容进行滤波隔离处理。在时钟及DQS 信号线上，预留一些可以增加的串联电阻和并联电容的位置，在EMI 超出标准时， 在信号完整性允许的范围内增大串联电阻或对地电容，使其信号上升延变缓，减少对外的辐射。进行屏蔽处理，使用金属外壳的屏蔽结构，屏蔽
10、对外辐射。注意保持地的完整性。 8. 测试方法注意示波器的探头和示波器本身的带宽能够满足测试要求。测试点的选择要注意选到尽量靠近信号的接受端。由于 DDR 信令比较复杂，因此为了能快速测试、调试和解决信号上的问题，我们希望能简单地分离读 / 写比特。此时，最常用的是通过眼图分析来帮助检查DDR信号是否满足电压、定时和抖动方面的要求。触发模式的设置有几种，首先可以利用前导宽度触发器分离读/ 写信号。根据JEDEC 规范，读前导的宽度为0.9 到 1.1 个时钟周期，而写前导的宽度规定为大于0.35 个时钟周期，没有上限。第二种触发方式是利用更大的信号幅度触发方法分离读/写信号。通常，读/写信号的信号幅度是不同的，因此我们可以通过在更大的信号幅度上触发示波器来实现两者的分离。测试中要注意信号的幅度，时钟的频率，差分时钟的交叉点，上升沿是否单调，过冲等。时序中最重要，最需要注意的就是建立时间和保持时间。名师资料总结 - - -精品资料欢迎下载 - - - - - - - - - - - - - - - - - - 名师精心整理 - - - - - - - 第 4 页，共 4 页 - - - - - - - - -