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1、精品文档精品文档可编程逻辑习题一、选择题1. 一个项目的输入输出端口是定义在 A 。A. 实体中B. 结构体中 C. 任何位置D. 进程体2. 描述项目具有逻辑功能的是 B 。A. 实体B. 结构体 C. 配置D. 进程3. 关键字 ARCHITECTURE 定义的是 A 。A. 结构体B. 进程 C. 实体D. 配置4. MAXPLUSII 中编译 VHDL 源程序时要求 C 。A.文件名和实体可不同名 B. 文件名和实体名无关 C. 文件名和实体名要相同 D. 不确定5. 1987标准的 VHDL语言对大小写是 D 。A. 敏感的B. 只能用小写 C. 只能用大写D. 不敏感6. 关于 1
2、987 标准的 VHDL语言中，标识符描述正确的是 A 。A. 必须以英文字母开头 B.可以使用汉字开头 C. 可以使用数字开头 D. 任何字符都可以7. 关于 1987 标准的 VHDL语言中，标识符描述正确的是 B 。A. 下划线可以连用 B. 下划线不能连用 C. 不能使用下划线 D. 可以使用任何字符8. 符合 1987VHDL标准的标识符是 A 。A. A_2 B. A+2 C. 2A D. 22 9. 符合 1987VHDL标准的标识符是 A 。A. a_2_3 B. a_2 C. 2_2_a D. 2a 10. 不符合 1987VHDL标准的标识符是 C 。A. a_1_in B
3、. a_in_2 C. 2_a D. asd_1 11. 不符合 1987VHDL标准的标识符是 D 。A. a2b2 B. a1b1 C. ad12 D. %50 12. VHDL 语言中变量定义的位置是 D 。A. 实体中中任何位置 B. 实体中特定位置 C. 结构体中任何位置 D. 结构体中特定位置13. VHDL 语言中信号定义的位置是 D 。A. 实体中任何位置B. 实体中特定位置 C. 结构体中任何位置D. 结构体中特定位置14. 变量是局部量可以写在 B 。A. 实体中B. 进程中 C. 线粒体D. 种子体中15. 变量和信号的描述正确的是 A 。A. 变量赋值号是 := B.
4、信号赋值号是 := C. 变量赋值号是= D. 二者没有区别16. 变量和信号的描述正确的是 B 。A. 变量可以带出进程 B. 信号可以带出进程 C. 信号不能带出进程 D. 二者没有区别17. 关于 VHDL数据类型，正确的是 D 。A. 数据类型不同不能进行运算B. 数据类型相同才能进行运算C. 数据类型相同或相符就可以运算 D. 运算与数据类型无关18. 下面数据中属于实数的是 A 。A. 4.2 B. 3 C. 1D. “11011”19. 下面数据中属于位矢量的是 D 。A. 4.2 B. 3 C. 1D. “11011” 20. 关于 VHDL数据类型，正确的是。A. 用户不能定
5、义子类型B. 用户可以定义子类型C. 用户可以定义任何类型的数据 D. 前面三个答案都是错误的名师资料总结 - - -精品资料欢迎下载 - - - - - - - - - - - - - - - - - - 名师精心整理 - - - - - - - 第 1 页，共 18 页 - - - - - - - - - 精品文档精品文档21. 可以不必声明而直接引用的数据类型是 C 。A. STD_LOGIC B. STD_LOGIC_VECTOR C. BIT D. 前面三个答案都是错误的22. STD_LOGIG_1164 中定义的高阻是字符 D 。A. X B. x C. z D. Z 23. S
6、TD_LOGIG_1164 中字符 H定义的是 A 。A. 弱信号 1 B. 弱信号 0 C. 没有这个定义D. 初始值24. 使用 STD_LOGIG_1164 使用的数据类型时 B 。A.可以直接调用 B. 必须在库和包集合中声明 C. 必须在实体中声明 D. 必须在结构体中声明25. 关于转化函数正确的说法是。A. 任何数据类型都可以通过转化函数相互转化 B. 只有特定类型的数据类型可以转化C. 任何数据类型都不能转化D. 前面说法都是错误的26. VHDL 运算符优先级的说法正确的是 C 。A. 逻辑运算的优先级最高 B. 关系运算的优先级最高C. 逻辑运算的优先级最低 D. 关系运算
7、的优先级最低27. VHDL 运算符优先级的说法正确的是 A 。A. NOT 的优先级最高B. AND 和 NOT属于同一个优先级C. NOT 的优先级最低D. 前面的说法都是错误的28. VHDL 运算符优先级的说法正确的是 D 。A. 括号不能改变优先级 B. 不能使用括号 C. 括号的优先级最低 D. 括号可以改变优先级29. 如果 a=1,b=0 ，则逻辑表达式（a AND b） OR（ NOT b AND a ）的值是 B 。 A. 0 B. 1 C. 2 D. 不确定30. 关于关系运算符的说法正确的是。A. 不能进行关系运算 B. 关系运算和数据类型无关C. 关系运算数据类型要相
8、同D. 前面的说法都错误31. 转换函数TO_BITVECTOR(A) 的功能是。A. 将 STDLOGIC_VECTOR转换为 BIT_VECTOR B. 将 REAL转换为 BIT_VECTOR C. 将 TIME转换为 BIT_VECTOR D. 前面的说法都错误32. VHDL 中顺序语句放置位置说法正确的是。A.可以放在进程语句中 B. 可以放在子程序中 C. 不能放在任意位置 D. 前面的说法都正确33. 不属于顺序语句的是 B 。A. IF语句B. LOOP语句 C. PROCESS语句D. CASE语句34. 正确给变量X赋值的语句是 B 。A. X=A+B; B. X:=A+
9、b; C. X=A+B; D. 前面的都不正确35. EDA 的中文含义是 A 。A. 电子设计自动化 B. 计算机辅助计算 C. 计算机辅助教学 D. 计算机辅助制造36. 可编程逻辑器件的英文简称是。 A. FPGA B. PLA C. PAL D. PLD 37. 现场可编程门阵列的英文简称是。 A. FPGA B. PLA C. PAL D. PLD 38. 基于下面技术的PLD器件中允许编程次数最多的是。A. FLASH B. EEROM C. SRAM D. PROM 39. 在 EDA中， ISP 的中文含义是。A. 网络供应商 B. 在系统编程 C. 没有特定意义 D. 使用编
10、程器烧写PLD芯片40. 在 EDA中， IP 的中文含义是。A. 网络供应商B. 在系统编程 C. 没有特定意义D. 知识产权核41. EPF10K20TC144-4 具有多少个管脚 A 。名师资料总结 - - -精品资料欢迎下载 - - - - - - - - - - - - - - - - - - 名师精心整理 - - - - - - - 第 2 页，共 18 页 - - - - - - - - - 精品文档精品文档A. 144 个B. 84 个 C. 15个D. 不确定42. EPF10K20TC144-X 器件，如果X的值越小表示。A. 器件的工作频率越小 B. 器件的管脚越少 C.
11、 器件的延时越小 D. 器件的功耗越小43. 如果 a=1,b=1 ，则逻辑表达式（a XOR b） OR（ NOT b AND a ）的值是 A 。A. 0 B. 1 C. 2 D. 不确定44. 执行下列语句后Q的值等于 B 。SIGNAL E: STD_LOGIC_VECTOR (2 TO 5); SIGNAL Q: STD_LOGIC_VECTOR (9 DOWNTO 2); E1, 4 =0, OTHERS=1); QE (2), 4=E (3), 5=1, 7 =E (5), OTHERS=E (4); A “11011011”B. “00101101” C. “11011001”
12、 D. “00101100”45. VHDL 文本编辑中编译时出现如下的报错信息Error: VHDL syntax error: signal declaration must have ； ，but found begin instead. 其错误原因是 A 。A. 信号声明缺少分号。B. 错将设计文件存入了根目录，并将其设定成工程。C. 设计文件的文件名与实体名不一致。 D. 程序中缺少关键词。46. VHDL 文本编辑中编译时出现如下的报错信息Error: VHDL syntax error: choice value length must match selector expres
13、sion value length 其错误原因是 A 。A. 表达式宽度不匹配。 B. 错将设计文件存入了根目录，并将其设定成工程。C. 设计文件的文件名与实体名不一致。 D. 程序中缺少关键词。47. MAX+PLUSII 的设计文件不能直接保存在 B 。A 硬盘B. 根目录 C. 文件夹 D. 工程目录48. MAXPLUSII 是哪个公司的软件 A 。A. ALTERA B. ATMEL C. LATTICE D. XILINX 49. MAXPLUSII 不支持的输入方式是 D 。A. 文本输入 B. 原理图输入 C. 波形输入D. 矢量输入50. MAXPLUSII 中原理图的后缀是
14、 B 。A. DOC B. GDF C. BMP D. JIF 51. 在一个 VHDL设计中 Idata是一个信号，数据类型为std_logic_vector，试指出下面那个赋值语句是错误的。 D 。A.idata = “00001111”;B.idata = b”0000_1111 ”;C.idata = X”AB ”D. idata = B”21”;52. 在 VHDL语言中，下列对时钟边沿检测描述中，错误的是 D 。A.if clkevent and clk = 1 then B.if falling_edge(clk) then C.if clkevent and clk = 0 t
15、henD.if clkstable and not clk = 1 then53. 下面对利用原理图输入设计方法进行数字电路系统设计的描述中，那一种说法是不正确的。A.原理图输入设计方法直观便捷，但不适合完成较大规模的电路系统设计；B.原理图输入设计方法一般是一种自底向上的设计方法；C.原理图输入设计方法无法对电路进行功能描述；名师资料总结 - - -精品资料欢迎下载 - - - - - - - - - - - - - - - - - - 名师精心整理 - - - - - - - 第 3 页，共 18 页 - - - - - - - - - 精品文档精品文档D.原理图输入设计方法也可进行层次化
16、设计。54. 在一个 VHDL设计中 idata是一个信号，数据类型为integer，数据范围0 to 127，下面哪个赋值语句是正确的。 C 。A.idata := 32; B.idata = 16#A0#; C.idata set project to current file B. assignpin/location chip C. nodeenter node from SNF D. filecreate default symbol 61. 在 EDA工具中，能将硬件描述语言转换为硬件电路的重要工具软件称为 D 。 A.仿真器B.综合器C.适配器D.下载器62. VHDL 文本编辑
17、中编译时出现如下的报错信息Error: Can t open VHDL“WORK”其错误原因是 B 。A. 错将设计文件的后缀写成.tdf，而非 .vhd 。B. 错将设计文件存入了根目录，并将其设定成工程。C. 设计文件的文件名与实体名不一致。D. 程序中缺少关键词。63. 在 VHDL的 CASE 语句中，条件句中的“=”不是操作符号，它只相当与 B 作用。A. IF B. THEN C. AND D. OR 64. 下面哪一条命令是MAXPLUSII软件中引脚锁定的命令 C 。A fileset project to current file Bnodeenter node from S
18、NF C assign pin/location chip D filecreate default symbol 65. 下列关于信号的说法不正确的是 C 。 A . 信号相当于器件内部的一个数据暂存节点。B. 信号的端口模式不必定义，它的数据既可以流进，也可以流出。C. 在同一进程中，对一个信号多次赋值，其结果只有第一次赋值起作用。D. 信号在整个结构体内的任何地方都能适用。66. 下面哪一个可以用作VHDL中的合法的实体名 D 。A. OR B. VARIABLE C. SIGNAL D. OUT1 名师资料总结 - - -精品资料欢迎下载 - - - - - - - - - - - -
19、 - - - - - - 名师精心整理 - - - - - - - 第 4 页，共 18 页 - - - - - - - - - 精品文档精品文档67. VHDL 文本编辑中编译时出现如下的报错信息Error:Line1,File e:muxfilemux21.tdf: TDF syntax error其错误原因是 A 。A. 错将设计文件的后缀写成.tdf 而非 .vhd 。B. 错将设计文件存入了根目录，并将其设定成工程。C. 设计文件的文件名与实体名不一致。D. 程序中缺少关键词。68. 下列关于变量的说法正确的是 A 。A. 变量是一个局部量，它只能在进程和子程序中使用。B. 变量的赋
20、值不是立即发生的，它需要有一个延时。C. 在进程的敏感信号表中，既可以使用信号，也可以使用变量。D. 变量赋值的一般表达式为：目标变量名NULL；语句。C. CASE语句中的选择值只能出现一次，且不允许有相同的选择值的条件语句出现。D. CASE语句执行必须选中，且只能选中所列条件语句中的一条。70. VHDL 中, 为目标变量赋值符号是 D 。A. =: B. = C. = D.:= 71. 在 VHDL中, 可以用语句 D 表示检测 clock 下降沿。A. clock event B. clock event and clock=1 C. clock=0 D. clockevent an
21、d clock=072. 在 VHDL 的 FOR_LOOP 语句中的循环变量是一个临时变量，属于 LOOP语句的局部量， B 事先声明。 A. 必须B. 不必C. 其类型要D.其属性要73. 在 VHDL中，语句” FOR I IN 0 TO 7 LOOP ”定义循环次数为 A 次。A. 8 B. 7 C. 0 D.1 74. 在 VHDL中，PROCESS 结构内部是由 B 语句组成的。A. 顺序B. 顺序和并行C. 并行D.任何75. 执行 MAX+PLUSII的 C 命令，可以对设计的电路进行仿真。A.Creat Default Symbol B.Compiler C.Simulato
22、r D.Programmer 76. 在 VHDL中，PROCESS 本身是 C 语句。A. 顺序B.顺序和并行C.并行D.任何77. 下面哪一个是VHDL中的波形编辑文件的后缀名 B 。A. gdf B. scf C. sys D. tdf 78. 在元件例化语句中，用 D 符号实现名称映射，将例化元件端口声明语句中的信号与PORT MAP （）中的信号名关联起来。A. = B. := C. 79. 在 VHDL 中，含 WAIT语句的进程PROCESS 的括弧中 B再加敏感信号，否则则是非法的。A. 可以B.不能C. 必须D. 有时可以80. 在 MAX+PLUSII集成环境下为图形文件产
23、生一个元件符号的主要作用是 D 。 A. 综合B. 编译C. 仿真D.被高层次电路设计调用81. 在 MAX+PLUSII工具软件中，完成网表提取、数据库建立、逻辑综合、逻辑分割、适配、延时网表提取和编程文件汇编等操作，并检查设计文件是否正确的过程称为。A. 编辑B. 编译C. 综合D. 编程82. VHDL 文本编辑中编译时出现如下的报错信息名师资料总结 - - -精品资料欢迎下载 - - - - - - - - - - - - - - - - - - 名师精心整理 - - - - - - - 第 5 页，共 18 页 - - - - - - - - - 精品文档精品文档Error: VHD
24、L Design File “mux21” must contain an entity of the same name 其错误原因是 C 。A. 错将设计文件的后缀写成.tdf 而非 .vhd 。B. 错将设计文件存入了根目录，并将其设定成工程。 C. 设计文件的文件名与实体名不一致。 D. 程序中缺少关键词。83. 执行下列语句后Q的值等于 D 。SIGNAL E: STD_LOGIC_VECTOR (2 TO 5); SIGNAL Q: STD_LOGIC_VECTOR (9 DOWNTO 2); E0, 4 =0, OTHERS=1); QE (2), 4=E (3), 5=1, 7
25、 =E (5), OTHERS=E (4); A “11011011”B. “00110100” C. “11011001” D. “00101100”84. 综合是 EDA设计流程的关键步骤，综合就是把抽象设计层次中的一种表示转化成另一种表示的过程；在下面对综合的描述中，是错误的。A. 综合就是将电路的高级语言转化成低级的，可与FPGA / CPLD的基本结构相映射的网表文件； B. 为实现系统的速度、面积、性能的要求，需要对综合加以约束，称为综合约束；C. 综合可理解为， 将软件描述与给定的硬件结构用电路网表文件表示的映射过程，并且这种映射关系不是唯一的。 D. 综合是纯软件的转换过程，与
26、器件硬件结构无关；85. 关于 VHDL中的数字，请找出以下数字中数值最小的一个：A. 2#1111_1110# B. 8#276# C. 10#170# D. 16#E#E1 86. 以下对于进程PROCESS 的说法，正确的是： C 。A. 进程之间可以通过变量进行通信 B. 进程内部由一组并行语句来描述进程功能C. 进程语句本身是并行语句 D.一个进程可以同时描述多个时钟信号的同步时序逻辑87. 进程中的信号赋值语句，其信号更新是。A.按顺序完成； B.比变量更快完成；C.在进程的最后完成； D.以上都不对。88关于 VHDL中的数字，请找出以下数字中最大的一个：。A2#1111_111
27、0# B.8#276# C. 0#170# D.6#E#E1 89VHDL语言是一种结构化设计语言；一个设计实体（电路模块）包括实体与结构体两部分，结构体描述。 A器件外部特性； B器件的内部功能；C 器件的综合约束；C 器件外部特性与内部功能。90下列标识符中， B 是不合法的标识符。A. State0 B. 9moon C. Not_Ack_0 D. signal 91在 VHDL中，IF 语句中至少应有1 个条件句，条件句必须由表达式构成。A. BIT B. STD_LOGIC C. BOOLEAN D. INTEGER 92. 在 VHDL中 D 不能将信息带出对它定义的当前设计单元。
28、A. 信号B. 常量C. 数据D. 变量93. 在 VHDL 中，为定义的信号赋初值，应该使用_D_ 符号。A. = ：B. = C. := D. = 94. 在 VHDL 中，一个设计实体可以拥有一个或多个 D A. 设计实体B. 结构体C. 输入D. 输出95. 执行下列语句后Q的值等于 A 。名师资料总结 - - -精品资料欢迎下载 - - - - - - - - - - - - - - - - - - 名师精心整理 - - - - - - - 第 6 页，共 18 页 - - - - - - - - - 精品文档精品文档SIGNAL E: STD_LOGIC_VECTOR (2 TO
29、5); SIGNAL Q: STD_LOGIC_VECTOR (9 DOWNTO 2); E1, 4 =1, OTHERS=0); QE (2), 4=E (3), 5=1, 7 =E (5), OTHERS=E (4); A “11011011”B. “00110100” C. “11011001” D. “00101100”96. 在 VHDL的 IEEE 标准库中，预定义的标准逻辑位STD_LOGIC 的数据类型中是用表示的。A 小写字母和数字 B. 大写字母数字 C.大或小写字母和数字 D. 全部是数字97. 执行 MAX+PLUSII的 A 命令，可以为设计电路建立一个元件符号。A
30、create default symbol B. simulator C. compiler D. timing analyzer 98. 在 VHDL中，条件信号赋值语句WHEN_ELSE属于语句。A 并行和顺序B. 顺序 C. 并行D. 不存在的99. 在 VHDL的 IEEE标准库中，预定义的标准逻辑数据STD_LOGIC 有 C 种逻辑值。A 2 B. 3 C. 9 D. 8 100. 一个能为VHDL综合器接受，并能作为一个独立的设计单元的完整的VHDL程序成为。A 设计输入B. 设计输出 C. 设计实体 D. 设计结构二、填空题1EDA设计流程包括设计输入、设计实现、实际设计检验和
31、下载编程 四个步骤。2EDA设计输入主要包括图形输入 、HDL文本输入 和状态机输入 。3时序仿真是在设计输入完成之后，选择具体器件并完成布局、布线之后进行的时序关系仿真,因此又称为 功能仿真 。4VHDL的数据对象包括变量、常量和信号 ，它们是用来存放各种类型数据的容器。5图形文件设计结束后一定要通过仿真 ，检查设计文件是否正确。6以 EDA方式设计实现的电路设计文件，最终可以编程下到FPGA 和 CPLD芯片中，完成硬件设计和验证。7MAX+PLUS 的文本文件类型是（后缀名）.VHD。8在 PC上利用 VHDL进行项目设计，不允许在根目录 下进行，必须在根目录为设计建立一个工程目录。9V
32、HDL源程序的文件名应与实体名 相同，否则无法通过编译。三、名词解释题: （本大题共3 题，每小题3 分，共计 9 分）1.ASIC 专用集成电路2.FPGA 现场可编程门阵列3.CPLD 复杂可编程逻辑器件4.EDA 电子设计自动化5.IP 知识产权核6.SOC 单芯片系统7.VHDL 和 FPGA: 超高速硬件描述语言现场可编程门阵列四、 VHDL程序填空1. 下面程序是1位十进制计数器的VHDL描述，试补充完整。LIBRARY IEEE; USE IEEE.STD_LOGIC_1164 .ALL; USE IEEE.STD_LOGIC_UNSIGNED.ALL; ENTITY CNT10
33、 IS PORT ( CLK : IN STD_LOGIC ; 名师资料总结 - - -精品资料欢迎下载 - - - - - - - - - - - - - - - - - - 名师精心整理 - - - - - - - 第 7 页，共 18 页 - - - - - - - - - 精品文档精品文档 Q : OUT STD_LOGIC_VECTOR(3 DOWNTO 0) ; END CNT10; ARCHITECTURE bhv OF CNT10 IS SIGNAL Q1 : STD_LOGIC_VECTOR(3 DOWNTO 0); BEGIN PROCESS (CLK) BEGINIF C
34、LKEVENT AND CLK = 1 THEN - 边沿检测IF Q1 10 THEN Q1 0); - 置零ELSE Q1 = Q1 + 1 ; - 加 1 END IF; END IF; END PROCESS ; Q = Q1;END bhv; 2. 下面是一个多路选择器的VHDL描述，试补充完整。LIBRARY IEEE; USE IEEE.STD_LOGIC_1164.ALL; ENTITY bmux IS PORT ( sel : IN STD_LOGIC; A, B : IN STD_LOGIC_VECTOR(7 DOWNTO 0); Y : OUT STD_LOGIC_VEC
35、TOR(7 DOWNTO 0) ; END bmux; ARCHITECTURE bhv OF bmux IS BEGIN y = A when sel = 1 ELSEB; END bhv; 三、 VHDL程序改错仔细阅读下列程序，回答问题LIBRARY IEEE; - 1 USE IEEE.STD_LOGIC_1164.ALL; - 2 ENTITY LED7SEG IS - 3 PORT ( A : IN STD_LOGIC_VECTOR(3 DOWNTO 0); - 4 CLK : IN STD_LOGIC; - 5 LED7S : OUT STD_LOGIC_VECTOR(6 DOW
36、NTO 0); - 6 END LED7SEG; - 7 ARCHITECTURE one OF LED7SEG IS - 8 SIGNAL TMP : STD_LOGIC; - 9 BEGIN - 10 SYNC : PROCESS(CLK, A) - 11 BEGIN - 12 名师资料总结 - - -精品资料欢迎下载 - - - - - - - - - - - - - - - - - - 名师精心整理 - - - - - - - 第 8 页，共 18 页 - - - - - - - - - 精品文档精品文档IF CLKEVENT AND CLK = 1 THEN - 13 TMP LED
37、7S LED7S LED7S LED7S LED7S LED7S LED7S LED7S LED7S LED7S LED7S = 0000000; 五、阅读下列VHDL程序，画出原理图（RTL级）LIBRARY IEEE; USE IEEE.STD_LOGIC_1164.ALL; ENTITY HAD IS PORT ( a : IN STD_LOGIC; b : IN STD_LOGIC; c : OUT STD_LOGIC; d : OUT STD_LOGIC); END ENTITY HAD; ARCHITECTURE fh1 OF HAD IS BEGIN c = NOT(a NAND
38、 b); d 0); ELSIF CLK = 1 AND CLKEVENT THEN IF LOAD = 1 THEN Q1 := DATA; ELSE IF EN = 1 THEN Q1 := Q1 + 1; END IF; END IF; END IF; Q = Q1; END PROCESS; END ONE; 2.看下面原理图，写出相应VHDL描述eaby名师资料总结 - - -精品资料欢迎下载 - - - - - - - - - - - - - - - - - - 名师精心整理 - - - - - - - 第 10 页，共 18 页 - - - - - - - - - 精品文档精品文
39、档LIBRARY IEEE; USE IEEE.STD_LOGIC_1164.ALL; ENTITY TRI_STATE IS PORT ( E, A : IN STD_LOGIC; Y : INOUT STD_LOGIC; B : OUT STD_LOGIC); END TRI_STATE; ARCHITECTURE BEHAV OF TRI_STATE IS BEGIN PROCESS (E, A, Y) BEGIN IF E = 0 THEN B = Y; Y = Z; ELSE B = Z; Y = A; END IF; END PROCESS; END BEHAV; 七、综合题下图是
40、一个A/D 采集系统的部分，要求设计其中的FPGA采集控制模块，该模块由三个部分构成：控制器（Control ） 、地址计数器（addrcnt ） 、内嵌双口RAM （adram） 。控制器（ control）是一个状态机，完成AD574 的控制，和adram 的写入操作。 Adram 是一个LPM_RAM_DP单元，在wren 为 1时允许写入数据。试分别回答问题放大采样/保持AnalogIn信号预处理FPGA 采集控制adram（lpm_ram_dp）ControlAD574CSADData12CEA0RCK12_8地址计数器CLKClkIncCntclrwraddr10wrenrddat
41、a12rddatardaddr10121STATUS下面列出了AD574的控制方式和控制时序图AD574逻辑控制真值表（X表示任意）CE CS RC K12_8 A0 工 作 状 态0 X X X X 禁止X 1 X X X 禁止名师资料总结 - - -精品资料欢迎下载 - - - - - - - - - - - - - - - - - - 名师精心整理 - - - - - - - 第 11 页，共 18 页 - - - - - - - - - 精品文档精品文档1 0 0 X 0 启动 12 位转换1 0 0 X 1 启动 8 位转换1 0 1 1 X 12 位并行输出有效1 0 1 0 0
42、高 8 位并行输出有效1 0 1 0 1 低 4 位加上尾随4 个 0 有效AD574工作时序：1.要求 AD574工作在 12 位转换模式，K12_8、A0 在control中如何设置K12_8 为 1 ， A0为 02.试画出 control的状态机的状态图类似书上图8-43.对地址计数器模块进行VHDL 描述输入端口： clkinc 计数脉冲 cntclr 计数器清零输出端口： rdaddr RAM 读出地址，位宽10 位library ieee; use ieee.std_logic_1164.all; use ieee.std_logic_unsigned.all; entity a
43、ddr_cnt is port ( clkinc, cntclr : in std_logic; wraddr : out std_logic_vector (9 downto 0) ); end addr_cnt; architecture one of addr_cnt is signal tmp : std_logic_vector (9 downto 0); begin process (clkinc, cntclr) begin if clkincevent and clkinc = 1 then if cntclr = 1 then tmp 0); else tmp = tmp +
44、 1; end if; end if; end process; wraddr = tmp; end one; 4.根据状态图，试对control进行 VHDL描述library ieee; use ieee.std_logic_1164.all; use ieee.std_logic_unsigned.all; 名师资料总结 - - -精品资料欢迎下载 - - - - - - - - - - - - - - - - - - 名师精心整理 - - - - - - - 第 12 页，共 18 页 - - - - - - - - - 精品文档精品文档entity control is port (
45、 addata : in std_logic_vector (11 downto 0); status, clk : in std_logic; cs, ce, a0, rc, k12_8, clkinc : out std_logic; rddata : out std_logic_vector (11 downto 0) ); end control; architecture behav of control is type con_st is (s0, s1, s2, s3, s4); signal cst, nst : con_st; signal lock : std_logic;
46、 signal reg12 : std_logic_vector (11 downto 0); begin a0 = 0; k12_8 = 1; ce = 1; cs = 0; REGP : process (clk) begin if clkevent and clk = 1 then cst rc = 1; lock = 0; nst rc = 0; lock = 0; nst if status = 1 then nst = s3; end if; rc = 1; lock rc = 1; lock = 1; nst rc = 1; lock = 0; nst nst = s0; end
47、 case; end process; LOCKP : process (lock) begin if lock = 1 and lockevent then reg12 = addata; end if; end process; rddata = reg12; clkinc addata, status = status, clk = clk, cs = cs, ce = ce, a0 = a0, rc = rc, k12_8 = k12_8, clkinc = clkinc, rddata = rds); u2 : addr_cnt port map (clkinc = clkinc,
48、cntclr = cntclr, wraddr = wraddr); u3 : adram port map (data = rds, wraddress = wraddr, rdaddress = rdaddr, wren = 1, q = rddata); end one; 八、 EDA知识补充名词解释，写出下列缩写的中文（或者英文）含义：1. FPGA FieldProgrammable Gate Array 现场可编程门阵列2VHDL Very-High-Speed Integrated Circuit Hardware Description Language)甚高速集成电路硬件描述
49、语言3 HDL Hardware Description Language硬件描述语言5 CPLD Complex Programmable Logic Device复杂可编程逻辑器件6PLD Programmable Logic Device 可编程逻辑器件7GAL generic array logic通用阵列逻辑8.LAB Logic Array Block逻辑阵列块9. CLB Configurable Logic Block 可配置逻辑模块10 EAB Embedded Array Block 嵌入式阵列块11SOPC System-on-a-Programmable-Chip 可编
50、程片上系统12. LUT Look-Up Table 查找表13. JTAG Joint Test Action Group 联合测试行为组织14.IP Intellectual Property 知识产15ASIC Application Specific Integrated Circuits 专用集成电路16 ISP In System Programmable 在系统可编程17 ICR In Circuit Re-config 在电路可重构18 RTL Register Transfer Level 寄存器传输19EDAElectronic Design Automation 电子设计