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1、精品名师归纳总结集成电路原理与设计重点内容总结第一章绪论摩尔定律： P4集成度大约是每 18 个月翻一番或者集成度每三年4 倍的增长规律就是世界上公认的摩尔定律。集成度提高缘由：一是特点尺寸不断缩小,大约每三年缩小2 倍。二是芯片面积不断增大,大约每三年增大 1.5 倍。三是器件和电路结构的不断改进。等比例缩小定律： 种类 优缺点 P7-81. 恒定电场等比例缩小规律（简称CE定律）a. 器件的全部尺寸都等比例缩小K 倍,电源电压也要缩小K 倍,衬底掺杂浓度增大K 倍,保证器件内部的电场不变。22b. 集成度提高 K 倍,速度提高 K 倍,功耗降低 K 倍。c. 转变电源电压标准,使用不便利。
2、阈值电压降低,增加了泄漏功耗。2. 恒定电压等比例缩小规律（简称CV定律）a. 保持电源电压和阈值电压不变,器件的全部几何尺寸都缩小K 倍,衬底掺杂浓度增加2K 倍。22b. 集成度提高 K 倍,速度提高 K 倍。c. 功耗增大 K 倍。内部电场强度增大,载流子漂移速度饱和,限制器件驱动电流的增加。3. 准恒定电场等比例缩小规章QCE器件尺寸将缩小K 倍,衬底掺杂浓度增加K（ 1 K）倍,而电源电压就只变为原先的/K倍。是 CV和 CE的折中。需要高性能取接近于 K,需要低功耗取接近于 1。可编辑资料 - - - 欢迎下载精品名师归纳总结写出电路的网表：RBRc680Vcc1A BJT AMP
3、 VCC 1 0 6Q12 3 0MQ可编辑资料 - - - 欢迎下载精品名师归纳总结4viC110uF20K32C2510uF+RLvORC12680RB2320KRL50 1KC14310UC22510UVI40AC1可编辑资料 - - - 欢迎下载精品名师归纳总结1K-.MODEL MQNPN IS=1E-14+BF=80RB=50VAF=100.OP.END可编辑资料 - - - 欢迎下载精品名师归纳总结其中 .MODEL为模型语句,用来定义BJT 晶体管 Q1的类型和参数。可编辑资料 - - - 欢迎下载精品名师归纳总结常用器件的端口电极符号器件名称端口符号缩写可编辑资料 - - -
4、 欢迎下载精品名师归纳总结Q（双极型晶体管） M（ MOS场效应管） J（结型场效应管） B（砷化镓场效应管）电路分析类型C（集电极） , B（基极）, E（发射极）, S（衬底） D（漏极）, G（栅极）, S（源极）, B（衬底） D（漏极）,G（栅极）, S（源极） D（漏极）,G（栅极）, S（源极）可编辑资料 - - - 欢迎下载精品名师归纳总结.OP直流工作点分析.TRAN瞬态分析.DC直流扫描分析.FOUR傅里叶分析.TF传输函数运算.MC蒙特卡罗分析.SENS灵敏度分析.STEP参数扫描分析.AC沟通小信号分析.WCASE最坏情形分析.NOISE噪声分析.TEMP温度设置其次章
5、集成电路制作工艺集成电路加工过程中的薄膜：P15热氧化膜、电介质层、外延层、多晶硅、金属薄膜。光刻胶中正胶和负胶的区分:P16负胶：曝光的光刻胶发生聚合反应,变得牢固,不易去掉。正胶： 在曝光时被光照的光刻胶发生分解反应,在显影时很简洁被去掉,而没有被曝光的光刻胶显影后仍旧保留。因此对同样的掩膜版,用负胶和正胶在硅片上得到是图形刚好相反。N阱和 P 阱 CMOS结构制作过程： P21-25 N阱： 1、衬底硅片的挑选MOS集成电路都挑选 晶向的硅片,由于这种硅界面态密度低,缺陷少,迁移率高,有利于提高器件性能。2、制作 n 阱第一, 对原始硅片进行热氧化,形成初始氧化层作为阱区注入的掩蔽层。然
6、后,根 据 n 阱的版图进行光刻和刻蚀,在氧化层上开出 n 阱区窗口。 通过注磷在窗口下形成 n 阱,注入后要进行高温退火,又叫阱区推动,一方面使杂质激活,另一方面使注入杂质达到肯定的深度分布。3、场区氧化第一,在硅片上用热生长方法形成一薄层SiO2 作为缓冲层,它的作用是削减硅和氮化硅之间的应力。 然后淀积氮化硅, 它的作用是作为场区氧化的掩蔽膜,一方面由于氧或水汽通过氮化硅层的扩散速度极慢,这就有效的阻挡了氧到达硅表面。另一方面氮化硅本身的氧化速度极慢,只相当于硅氧化速度的1/25 。通过光刻和刻蚀去掉场区的氮化硅和缓冲的二氧化硅。接下来进行热氧化, 由于有源区有氮化硅爱护,不会被氧化,只
7、在场区通过氧和硅起反应生成二氧化硅。4、制作硅栅目前 MOS晶体管大多采纳高掺杂的多晶硅作为栅电极,简称硅栅。 硅栅工艺实现了栅和源、 漏区自对准,削减了栅 - 源和栅 - 漏的掩盖长度,从而减小了寄生电容。硅可编辑资料 - - - 欢迎下载精品名师归纳总结P 阱：栅工艺也叫自对准工艺。5、形成源、漏区6、形成金属互连线可编辑资料 - - - 欢迎下载精品名师归纳总结鸟嘴效应： P23在场区氧化过程中,氧也会通过氮化硅边缘向有源区腐蚀,在有源区边缘形成氧化层, 伸进有源区的这部分氧化层被形象的称为鸟嘴,它使实际的有源区面积比版图设计的面积缩小。闩锁效应： P27闩锁效应是CMOS集成电路存在一
8、种寄生电路的效应,它会导致VDD和 VSS短路,使得晶片损毁。在 CMOS晶片中,在电源和的线之间由于寄生的PNP和 NPN双极型 BJT 相互影响而产生的低阻抗通路, 它的存在会使电源和的之间产生大电流,从而破坏芯片或者引起系统错 误。如下列图, 假如外界噪声或其他干扰使Vout 高于 VDD或低于 0,就引起寄生双极型晶体管Q3 或 Q4 导通, 而 Q3或 Q4 导通又为 Q1 和 Q2 供应了基极电流, 并通过 RW或 RS使 Q1 或 Q2 的发射结正偏,导致Q1 或 Q2 导通。由于 Q1 和 Q2 交叉耦合形成正反馈回路,一旦其中有一个晶体管导通,电流将在Q1 和 Q2 之间循环
9、放大。如Q1 和 Q2 的电流增益乘积大于1,将使电流不断加大,最终导致电源和的之间形成极大的电流,并使电源和的之间锁定在一个很低的电压（Von +VCES）,这就是闩锁效应。一旦发生闩锁效应可能造成电路永久性破坏,可以实行以下主要措施防止闩锁效应：(1) 减小阱区和衬底的寄生电阻RW和 RS,这样可以减小寄生双极晶体管发射结的正向偏 压,防止 Q1 和 Q2 导通。在版图设计中合理支配n 阱接 VDD和 p 型衬底接的的引线孔,减小寄生双极晶体管基极到阱或衬底引出端的距离。2 降低寄生双极晶体管的增益。3 使衬底加反向偏压。 4 加爱护环,爱护环起到减弱寄生NPN晶体管和寄生 PNP晶体管之
10、间的耦合作用。 5 用外延衬底。 6 采纳 SOICMOS技术是排除闩锁效应的最有效途径。可编辑资料 - - - 欢迎下载精品名师归纳总结第四章 数字集成电路的基本单元电路CMOS反向器：构成：CMOS反相器的电路构成,是由一个增强型n 沟 MOS管作为输入管和由一个增强型 p 沟 MOS管作为负载管,且两栅极短接作为输入端,两漏极短接作为输出端,N 管源极接的, P 管源极接电源电压VDD,这就构成了两管功能上的互补。可编辑资料 - - - 欢迎下载精品名师归纳总结工作原理：如下列图的 CMOS反相器电路结构示意图分析其工作过程如下：Vi =“ 0”时： VGSn=0,VGSp=-VDDp
11、管导通, n 管截止VO=“ 1” =VDD Vi =“ 1”时： VGSn=Vi , VGSp=0n 管导通, p 管截止VO=“ 0”（ =0V）即： VOH-VOL=VDD最大规律摆幅,且输出摆幅与 p、n 管 W/L 无关（无比电路） 。直流电压传输特性：V inV inV DDV outV out可编辑资料 - - - 欢迎下载精品名师归纳总结1瞬态特性：传输推迟时间、负载电容、最高频率。直流噪声容限：答应的输入电平变化范畴。开门电平：电路答应的输入高电平的下限关门电平：电路答应的输入低电平的上限上升时间： 输出从 0.1V DD上升到 0.9V DD所需要的时间下降时间： 输出从
12、0.9V DD下降到 0.1V DD所需要的时间输出从高向低转换的传输推迟时间：从输入信号上升边的 50%到输出信号下降边的 50%所经过的推迟时间。 t pHL输出从低向高转换的传输推迟时间：从输入信号下降边的50%到输出信号上升边的50%所经过的推迟时间。 t pLH电路的平均传输推迟时间CMOS反相器的设计： （ P230-231 ）设计一个 CMOS反相器,要求驱动1pF 负载电容时上升时间和下降时间不超过0.5ns 。采纳 0.6um 工艺, VDD=5V, VTN=0.8V ,VTP=-0.9V ,6262可编辑资料 - - - 欢迎下载精品名师归纳总结K Nun COX12010
13、A / V, K Pu P C OX6010A / V。可编辑资料 - - - 欢迎下载精品名师归纳总结PtrP1N0.112P 210.11ln1.92P 0.11.92P N可编辑资料 - - - 欢迎下载精品名师归纳总结Nt fN 1解：221lnN 0.1可编辑资料 - - - 欢迎下载精品名师归纳总结由VTP0.18代入 tP0.11ln 1.92P 得可编辑资料 - - - 欢迎下载精品名师归纳总结PrPV1 2210.1可编辑资料 - - - 欢迎下载精品名师归纳总结DDPPtr1.78 P可编辑资料 - - - 欢迎下载精品名师归纳总结由于 tr0.5ns ,所以 P0.28n
14、s可编辑资料 - - - 欢迎下载精品名师归纳总结又依据CL,C1pF,由于外部负载电容很大可以忽视输出节点pn 结电容,可编辑资料 - - - 欢迎下载精品名师归纳总结PLK PVDD可编辑资料 - - - 欢迎下载精品名师归纳总结得到 K P7.14104 A/ V 2可编辑资料 - - - 欢迎下载精品名师归纳总结KP6W 2KP27.14 10 423.8可编辑资料 - - - 欢迎下载精品名师归纳总结LP60 104同理可得,可编辑资料 - - - 欢迎下载精品名师归纳总结KN6W 2KN26.9 1011.5可编辑资料 - - - 欢迎下载精品名师归纳总结LN120 10可编辑资料
15、 - - - 欢迎下载精品名师归纳总结取 LNLP0.6um ,就得可编辑资料 - - - 欢迎下载精品名师归纳总结WN6.9um WP14.28umCMOS与 NMOS反相器性能比较：P236-237假如把 CMOS反相器中的 PMOS管作为负载元件,就CMOS反相器和几种NMOS反相器的性能差别主要是负载元件的性能差别引起的。从直流特性看, 由于 NMOS反相器中的负载元件是常导通的,因此输出低电平打算于电路的分压比,是有比反相器,达不到最大规律摆幅,而且有较大的静态功耗。CMOS反相器中的 PMOS管是作为开关器件,在输出高电平常只有PMOS导通,在输出低电平常只有NMOS导通,因此是无
16、比电路,可以获得最大的规律摆幅,而且不存在直流导通电流,有利于减小静态功耗。从瞬态特性看,由于NMOS反相器是有比反相器,为了保证低电平合格,要求参数Kr l ,从而使负载元件供应的充电电流很小,造成电路的上升时间远大于下降时间,成为限制速度 的主要因素。 CMOS反相器可以采纳对称设计,负载特性和驱动管特性是对称的,使t r =t f , 从而有利于提高速度。NMOS反相器转变区增益有限,噪声容限小。CMOS反相器可以采纳对称设计,从而可以获得最大的直流噪声容限。CMOS电路相对 NMOS电路有许多优点, 特殊是 CMOS电路低功耗的优点对提高集成密度特别有利。 CMOS电路的静态功耗特别小
17、,只有泄漏电流引起的静态功耗,因而极大减小的芯片的维护功耗,更加符合进展便携式设备的需求。另外,CMOS电路有全电源电压的规律摆幅,可以在低电压下工作,因而更适合于深亚微米技术进展的要求。设计一个 CMOS或非门 :P243-244设计一个两输入或非门,要求在最坏情形下输出上升时间和下降时间不大于0.5ns ,已可编辑资料 - - - 欢迎下载精品名师归纳总结知, CL=1pF, VDD=5V,VTN=0.8V , VTP=-0.9V ,采纳 0.6um 工艺,有,。依据等效反相器分析,或非门上升时间可编辑资料 - - - 欢迎下载精品名师归纳总结tCLPrKPeff VDD10.112P 2
18、1ln1.92P 0.1P 可编辑资料 - - - 欢迎下载精品名师归纳总结依据 tr0.5ns , CL=1pF, VDD=5V,可得到可编辑资料 - - - 欢迎下载精品名师归纳总结或非门的下降时间tCLNfKPeff VDD10.112N 211.92lnN 0.1N 可编辑资料 - - - 欢迎下载精品名师归纳总结依据 t f0.5ns , CL=1pF, VDD=5V,可得到可编辑资料 - - - 欢迎下载精品名师归纳总结由于或非门中2 个 PMOS管串联对负载电容充电,因此要求考虑最坏情形下只有一个NMOS管导通对负载电容放电,要满意下降时间要求,就有取就有如 果 是 设 计 一
19、个 两 输 入 与 非 门 , 就 在 同 样 性 能 要 求 和 同 样 参 数 下 , 得 到,。可以看出, 在同样速度情形下,采纳与非门可以比或非门节约面积。画出用静态 CMOS两输入或非门的晶体管级电路图和版图:可编辑资料 - - - 欢迎下载精品名师归纳总结VDDVDDAYB可编辑资料 - - - 欢迎下载精品名师归纳总结YABABGND可编辑资料 - - - 欢迎下载精品名师归纳总结铝线多晶硅有源区n阱复杂规律门的口诀： P245NMOS下拉网络： NMOS管串联实现与操作,并联实现或操作。（串与并或）PMOS上拉网络： PMOS管串联实现或操作,并联实现与操作。（串或并与） 但最
20、终实现是带非的规律功能。可编辑资料 - - - 欢迎下载精品名师归纳总结请画出用静态CMOS实现函数YABC DE 的晶体管级电路图:P246VDD可编辑资料 - - - 欢迎下载精品名师归纳总结ABCDEYA DB CE简述类 NMOS电路的优缺点： P251优点： n 输入规律门需要 n+1 个 MOS管,在实现复杂规律门时有利于减小面积。缺点：是有比电路达不到最大规律摆幅,有较大的静态功耗,由于要求Kr1, 类 NMOS电路上升时间长（类 PMOS电路下降时间长） 。应用：可以用于对面积要求严格而性能要求不高的情形。CMOS传输门及特点： P253-254CMOS传输门： MOS晶体管的
21、源、 漏区是完全对称的结构,因此 MOS晶体管的源、漏极可以互换。这种双向导通特性给它的应用带来极大的敏捷性。对于源、漏极不固定,可以双向传送信号的 MOS晶体管叫做传输管（ pass transistor）或传输门（ TransmissionGate,简称 TG）。可编辑资料 - - - 欢迎下载精品名师归纳总结特点： CMOS传输门更接近抱负开关,断开时有很大的截止态电阻,导通后有较小的导通电阻。 传输电平无阈值缺失。 传输门为 CMOS规律设计增加了敏捷性,可以简化规律电路,极大削减所需的晶体管数目,有利于提高速度和集成度。NMOS传输管在传输低电平常可达到0,而传输高电平常最高只能达到
22、VDD-VTN ,也就是说 NMOS传输高电平有阈值缺失。PMOS传输管可以无缺失的传输高电平,但传输低电平常会有阈值缺失,只能达到-V TP。可编辑资料 - - - 欢迎下载精品名师归纳总结说明预充 - 求值动态 CMOS与非门的工作原理:M PA M 1VDDVoutCL可编辑资料 - - - 欢迎下载精品名师归纳总结B M 2M N可编辑资料 - - - 欢迎下载精品名师归纳总结工作原理：当0 时电路处于预充阶段,M P 导通对输出节点电容充电,由于M N 截止,可编辑资料 - - - 欢迎下载精品名师归纳总结可编辑资料 - - - 欢迎下载精品名师归纳总结下拉通路断开,使输出电平V o
23、ut 达到高电平VDD 。当1时,M P 截止上拉通路断开,由可编辑资料 - - - 欢迎下载精品名师归纳总结于 M N 导通,使下拉通路可以依据输入信号求值。如AB1 就形成下拉的导通通路,使可编辑资料 - - - 欢迎下载精品名师归纳总结输出下降到低电平。否就M 1 和 M 2 中至少有一个管子截止,输出保持高电平。由以上分析可编辑资料 - - - 欢迎下载精品名师归纳总结看出,这个电路在1 时实现了 AB 的功能。多米诺 CMOS电路的工作原理：P269-270多米诺 CMOS电路由一级预充 - 求值的动态规律门加一级静态CMOS反相器构成。由于经过反相器输出,提高了输出驱动才能,另外也
24、解决了富NMOS与富 NMOS动态电路（或富 PMO）S不能直接级联的问题。增加一级反相器,使多米诺电路实现的是不带“非”的规律。可编辑资料 - - - 欢迎下载精品名师归纳总结0是预充阶段,使V1 为高电平,经过反相器后,输出为低电平。当1时,如 A=B=1,就 M1,M2 和 MN1 构成的下拉通路导通, 使 V1 放电到低电平, 反相后输出为高电平。 如两个输入信号不全是高电平,就 M1 和 M2 中至少有一个截止,下拉通路不能导通,因此 V1 保持预充的高电平,输出就保持为低电平。动态电路的优缺点： P264-265CMOS规律电路的功耗： P277分类：动态功耗、开关过程中的短路功耗
25、和静态功耗。动态功耗是电路在开关过程中对输出节点的负载电容充、放电所消耗的功耗, 因此也叫开关功耗。在输入信号上升或下降过程中,在VTNVin VDD+VTP 范畴内将使 NMOS管和 PMOS管都导通,显现从电源到低的直流导通电流,引起开关过程中附加的短路功耗。对于常规 CMOS规律电路,在稳态时不存在直流导通电流,抱负情形下静态功耗是零。但是由于各种泄漏电流的存在,使得实际CMOS电路的静态功耗不为零。动态功耗：减小动态功耗的最有效措施是降低电源电压,由于它使动态功耗平方率下降。但是对于肯定的工艺水平,MOS管的阈值电压有确定的值。如阈值电压保持不变,降低电源电压将使MOS管导通电流下降,
26、从而影响电路性能。减小负载电容是降低动态功耗的重要途径。改进电路结构,削减所需MOS管数目,可以减小总的负载电容。因此对电源电压的挑选有一个综合考虑。从提高速度考虑,期望采纳高的电压。优化的布局布线可以缩短连线路径减小连线的寄生电容。合理的晶体管的版图结构可以减小器件的寄生电容。电路的动态功耗仍与电路节点的开关活动因子有关,由于只有当输出节点显现从 0 到 1 的规律转换时才从电源吸取能量。体系结构的优化设计对降低动态功耗同样有重要作用。 采纳并行结构和流水线结构可以在较低电源电压或较低的时钟频率下达到同样的电路性能,从而有效降低功耗。短路功耗： 开关过程中的短路功耗与输入信号的上升、下降时间
27、亲密相关, 而且与输出波形的上升边和下降边也有关系。输出波形的上升、下降边远大于输入波形 可以基本排除短路功耗,但会影响电路速度。短路功耗仍与电源电压和器件的阈值电压有关。 假如电源电压小于VTN VTP,可以使短路功耗基本排除,但电路不能满意性能要求。从降低短路功耗考虑,可以增大器件的阈值电压。静态功耗：静态功耗主要是由各种泄漏电流引起,其中 MOS管的亚阈值电流有很大影响。减小亚阈值电流是降低功耗的一个重要设计考虑。采纳可开关的源极电阻能可编辑资料 - - - 欢迎下载精品名师归纳总结减小亚阈值电流。采纳多阈值和动态阈值技术也是减小静态功耗的有效措施。可编辑资料 - - - 欢迎下载精品名
28、师归纳总结动态功耗的公式： PdNfa i c iViVDDi 1可编辑资料 - - - 欢迎下载精品名师归纳总结短路功耗的公式： PIgV= 1 fK V2V 3scmeanDDDDT6可编辑资料 - - - 欢迎下载精品名师归纳总结静态功耗的公式 : PsI leakVDDI jI ST 可编辑资料 - - - 欢迎下载精品名师归纳总结第五章数字集成电路的基本模块请画出用传输门和CMOS反相器构成的 D锁存器和 D 触发器的原理图,并说明D 锁存器工作原理 : （ P344-345 ）ckD1Qckck2ck工作原理：如下列图,当ck=1 时传输门 1 导通,传输门 2 断开,输入数据 D
29、 经两级反相器输出。当ck=0 时,传输门 1 断开,外部信号不起作用,传输门2 导通,使两个反相器输入、输出交叉耦合,构成一个双稳态电路保持原先的数据。锁存器的输出直接跟随输入信号变化,因此即使一个窄脉冲或者假信号,只要脉宽大于电路的推迟时间, 都会引起输出状态变化。 而触发器的输出状态在一个时钟周期内只能变化一次,它的输出状态打算于有效时钟边沿处的输入状态。因此这种主从结构的电路也叫边沿 触发器。第六章 CMOS集成电路的I/O 设计CMOS集成电路中输入缓冲器的作用是什么？ESD爱护电路的类型及作用是什么？输入缓冲器有两方面作用：一是作为电平转换的接口电路。另一个是改善输入信号的驱动才能
30、。ESD爱护电路主要有输入端ESD爱护,输出端 ESD爱护和电源的ESD爱护。静电释放 ESDElectroStaticDischarge爱护电路的作用主要是两方面： 一是供应 ESD电流的释放通路。二是电压钳位,防止过大的电压加到MOS器件上。阐述一般电路的输入或输出端的4 种 ESD应力模式 :某一个输入或输出端对的的正脉冲电压（PS）或负脉冲电压（ NS）。某一个输入或输出端相对VDD端的正脉冲电压（ PD）或负脉冲电压（ND）。画出二极管输入 ESD爱护电路,说明其工作原理:可编辑资料 - - - 欢迎下载精品名师归纳总结工作原理：对 CMOS集成电路连接到压点的输入端常采纳双二极管爱
31、护电路。二极管D1是和 PMOS源、漏区同时形成,是p n 结构,二极管D2 是和 NMOS源、漏区同时形成的,是n p 结构。当压点相对的显现负脉冲应力,就二极管D2 导通,导通的二极管和电阻形成了ESD电流的泄放通路。当压点相对的显现正脉冲应力,使二极管D2 击穿,只要二极管 D2 击穿电压低于栅氧化层的击穿电压,就可以起到爱护作用。三态输出的三种输出状态, 画出常用的 CMOS三态输出电路 :三种输出状态：输出高电平状态,输出低电平状态,高阻态。第七章 MOS储备器MOS储备器 :分类：可编辑资料 - - - 欢迎下载精品名师归纳总结构成： 挥发性 随机存取储备器 RAM：DRAM和 S
32、RAM。2不挥发性只读储备器 ROM： Mask ROM、PROM、EPRO、M E PROM、Flash 。不挥发随机存取储备器：FeRAM、MRAM。储备单元阵列、译码器、输入输出缓冲器、时钟和掌握电路可编辑资料 - - - 欢迎下载精品名师归纳总结SRAM和 DRAM的优缺点和应用：P377 DRAM： Dynamic Random Access MemoryDRAM可以使用单管单元结构实现。DRAM单元具有结构简洁、面积小、有利于提高集成 度。但也存在缺陷, 一是储备信息不能长期保持,会由于泄漏电流而丢失,二是单元读出信号柔弱,而且读出后单元原先储备的信号也被转变,也就是破坏性读出。需
33、要定时刷新,而且要使用灵敏 / 再生放大器。由于DRAM集成度高、功耗低,适合于运算机的内存。 SRAM： Static Random Access Memory可编辑资料 - - - 欢迎下载精品名师归纳总结SRAM采纳静态储备方式,靠双稳态电路储备信息,信息储备牢靠,只要不断电储备信息可以长期保持。 SRAM单元电路复杂,占用面积大,因此集成度不如DRAM。由于 SRAM工作速度快,常用来做高速缓冲储备器cache 。请说明 CMOS 6管单元 SRAM的工作原理。工作原理：对没选中的单元,字线是低电平,2 个门管截止,单元和外界隔离,靠双稳态电路保持信息。如单元存“1”,就V1=VOH=
34、VDD, V2=0。如存“ 0”就相反。需要对某个单元写入信息时,该单元的字线为高电平,使门管M5 和 M6 导通。如写“ 1”就 VBL=VDD,使 V1 充电到高电平, V2 放电到低电平,从而写入信息。读操作时,位线BL和都预充到高电平VDD,同时通过行译码器使该单元字线为高电平。如读“1”,V1=VOH,V2=0,使 M 1 截止,位线 BL 不能放电。而另一侧由于M 2 和 M 6 都导通,对位线放电。如读“ 0”画出 DRAM的单管单元电路图,请说明该电路是如何工作的。（ P383-384 ）第八章 集成电路的设计方法和版图设计集成电路设计：设计方法： top-down 自顶向下
35、and bottom-up（自底向上） 设计流程图：可编辑资料 - - - 欢迎下载精品名师归纳总结集成电路的设计方法： P407 依据 IC 开发过程所需掩膜版数目的不同,IC 的设计方法可分为三种：基于可编程规律器件（Programmable Logic Device,简称 PLD）的设计方法、半定制设计方法、定制设计方法。电路单元：标准单元、宏单元、IP其中 IP 核的分类：软核： HDL语言建立的数字模型。固核：用 HDL语言建立的模型和综合后生成的网表。硬核：模型具有版图级。ASIC： Application Specific Integrated Circuits专用集成电路。 电
36、源设计： P422版图的检查包括哪些内容：版图检查：版图检查的目的是确保版图的正确性,一般包括：设计规章检查（ DRC, Design Rule Check）电气规章检查（ ERC, Electrical Rule Check）版图和电路图的一样性检查（LVS, Layout Versus Schematic）版图寄生参数提取（ LPE, Layout Parasitic Extraction） 后仿真简述集成电路设计的典型流程：可编辑资料 - - - 欢迎下载精品名师归纳总结（1） 复杂 IC 的设计往往从系统级开头。在系统级,要全面、精确的描述设计要求,设计要求一般应包括 IC 要实现的功
37、能、面积、功耗、测试考虑、成本等,而且随着设计的进展,往往会对原定设计要求进行适当调整。明确设计要求后, 就需要把设计要求转化为可以执行和仿真验证的高层级行为描述。这种高层级行为描述通常用高级运算机编程语言来编写。（2） 经仿真验证正确的高层级行为描述被送入高层级综合工具,由该工具完成行为级描述到数据通路单元的映射,从而把行为描述转化为一系列并行操作,得到RTL 硬件描述。（3） RTL 硬件描述经仿真验证正确后,送入RTL 规律综合工具进行综合和优化,得到由库单元构成的电路网表。该网表记录了构成IC 的库单元以及它们之间的互连关系。（4） 电路网表经仿真验证后,进行模块划分、布局规划和布局布
38、线,最终得到芯片版图。为了评估版图中的寄生效应对电路时序的影响, 仍需要进一步从版图中提取出寄生电容和寄生电阻,进行后仿真。假如不满意时序要求, 就需要返回到高层级的设计阶段重新设计,直到满意时序要求为止。（5） 满意时序要求的版图在送去制作掩模版之前,需要进行设计规章检查等以确保版图正确。版图检查通过后,就可以依据版图制作掩模版,并用掩模版进行硅片加工。加工出的硅片要进行测试分析,评估样片是否满意预定设计要求。版图的图层可以分为哪几类？衬底和阱,它们构成MOS管的“体”端。+扩散层,主要是 n 和 p 扩散层,它们构成MOS管的源 / 漏区和“体”接触等。多晶硅层（可以有一层或多层） ,它们构成 MOS管的栅极、多晶硅电容、多晶硅互连线等。 金属层（一层或多层） ,用于实现 MOS管之间、电路模块之间的互连。接触层,用于实现层与层之间的互连,如接触孔、通孔等。可编辑资料 - - - 欢迎下载